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1 71 JonasDC 
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bsp;<NOPOP>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<THE_EXPONENT_FIFO>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>  inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MOD_SIM_EXP_CORE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MONT_MULTIPLIER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mont_multiplier.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;split&nbsp;=&nbsp;true<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4x18-bit&nbsp;Read&nbsp;Only&nbsp;RAM&nbsp;for&nbsp;signal&nbsp;&lt;_n0015&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>      inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>Unit&nbsp;<MONT_MULTIPLIER>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<D_FLIP_FLOP>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/d_flip_flop.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<D_FLIP_FLOP>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<X_SHIFT_REG>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/x_shift_reg.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1536-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<X_REG>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>        inferred&nbsp;1536&nbsp;D-type&nbsp;flip-flop(s).<BR>   inferred&nbsp;1536&nbsp;Multiplexer(s).<BR>Unit&nbsp;<X_SHIFT_REG>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<STEPPING_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/stepping_logic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>  no&nbsp;macro.<BR>Unit&nbsp;<STEPPING_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_1>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;7-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;7-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[6]_GND_12_O_ADD_2_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_12_O_SUB_1_OUT<31:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;79.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_12_O_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;79<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>   inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR>       inferred&nbsp;&nbsp;&nbsp;8&nbsp;D-type&nbsp;flip-flop(s).<BR>  inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR>     inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_1>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_2>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;11-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;11-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[10]_GND_38_O_ADD_2_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_38_O_SUB_1_OUT<31:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;79.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_38_O_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;79<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>    inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR>       inferred&nbsp;&nbsp;12&nbsp;D-type&nbsp;flip-flop(s).<BR>       inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR>     inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_2>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_3>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[0]_PWR_15_O_ADD_2_OUT<0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>        inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR>       inferred&nbsp;&nbsp;&nbsp;2&nbsp;D-type&nbsp;flip-flop(s).<BR>  inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_3>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_PIPELINE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;split&nbsp;=&nbsp;true<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<MY_COUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<XOUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<QOUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<START_STAGE<32>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;270.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<R_SEL_L>&nbsp;created&nbsp;at&nbsp;line&nbsp;304.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;11&nbsp;Multiplexer(s).<BR>Unit&nbsp;<SYS_PIPELINE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_STAGE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_stage.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<SYS_STAGE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<ADDER_BLOCK>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/adder_block.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>   no&nbsp;macro.<BR>Unit&nbsp;<ADDER_BLOCK>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B_ADDER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b_adder.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>Unit&nbsp;<CELL_1B_ADDER>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<STANDARD_CELL_BLOCK>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/standard_cell_block.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>  no&nbsp;macro.<BR>Unit&nbsp;<STANDARD_CELL_BLOCK>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>   no&nbsp;macro.<BR>Unit&nbsp;<CELL_1B>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B_MUX>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b_mux.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<RESULT>&nbsp;created&nbsp;at&nbsp;line&nbsp;72.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>   inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<CELL_1B_MUX>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<REGISTER_N>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/register_n.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;16-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>      inferred&nbsp;&nbsp;16&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<REGISTER_N>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<REGISTER_1B>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/register_1b.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<REGISTER_1B>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_FIRST_CELL_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_first_cell_logic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>Unit&nbsp;<SYS_FIRST_CELL_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_LAST_CELL_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd".<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd"&nbsp;line&nbsp;86:&nbsp;Output&nbsp;port&nbsp;<R>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<REDUCTION_ADDER>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>        no&nbsp;macro.<BR>Unit&nbsp;<SYS_LAST_CELL_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_MEM_GEN>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_mem_gen.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;nr_op&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;nr_m&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>    inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_MEM_GEN>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_RAM_GEN>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram_gen.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;48-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<ADDRB[5]_X_27_O_WIDE_MUX_59_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;174.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;greater&nbsp;for&nbsp;signal&nbsp;<ADDRB[5]_PWR_30_O_LESSTHAN_59_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;174<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>       inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR>     inferred&nbsp;&nbsp;51&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_RAM_GEN>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<TDPRAM_GENERIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTB>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTA>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>    inferred&nbsp;&nbsp;64&nbsp;D-type&nbsp;flip-flop(s).<BR>       inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<TDPRAM_GENERIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MODULUS_RAM_GEN>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram_gen.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>     inferred&nbsp;&nbsp;48&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MODULUS_RAM_GEN>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<DPRAM_GENERIC_1>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>        inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>    inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_GENERIC_1>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<FIFO_GENERIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/fifo_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RD_ADDR>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<PUSH_I_D>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<NOPOP>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<NOPUSH>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<WR_ADDR>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<WR_ADDR[5]_GND_109_O_ADD_0_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;95.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<RD_ADDR[5]_GND_109_O_ADD_10_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;120.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<WR_ADDR[5]_RD_ADDR[5]_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;95<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<EMPTY_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;99<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>   inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR>       inferred&nbsp;&nbsp;15&nbsp;D-type&nbsp;flip-flop(s).<BR>       inferred&nbsp;&nbsp;&nbsp;2&nbsp;Comparator(s).<BR>Unit&nbsp;<FIFO_GENERIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<DPRAM_GENERIC_2>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;33<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>WARNING:Xst:3035&nbsp;-&nbsp;Index&nbsp;value(s)&nbsp;does&nbsp;not&nbsp;match&nbsp;array&nbsp;range&nbsp;for&nbsp;signal&nbsp;<RAM>,&nbsp;simulation&nbsp;mismatch.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;33x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>     inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>    inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_GENERIC_2>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MONT_CTRL>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mont_ctrl.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;3-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_UP_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<CALC_TIME_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_D>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;3-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<START_UP_COUNTER[2]_GND_111_O_ADD_0_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;128.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>      inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR>       inferred&nbsp;&nbsp;&nbsp;5&nbsp;D-type&nbsp;flip-flop(s).<BR>  inferred&nbsp;&nbsp;&nbsp;5&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MONT_CTRL>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<AUTORUN_CNTRL>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/autorun_cntrl.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<BIT_COUNTER_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RUNNING_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_MULTIPLIER_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_CYCLE_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<MULT_DONE_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<CYCLE_COUNTER_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<GND_112_O_GND_112_O_SUB_4_OUT<3:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;113.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;16-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<E0_BIT_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;122.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;16-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<E1_BIT_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;123.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>     inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR>       inferred&nbsp;&nbsp;&nbsp;9&nbsp;D-type&nbsp;flip-flop(s).<BR>  inferred&nbsp;&nbsp;&nbsp;7&nbsp;Multiplexer(s).<BR>Unit&nbsp;<AUTORUN_CNTRL>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;98<BR>&nbsp;2x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>&nbsp;33x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;4x18-bit&nbsp;single-port&nbsp;Read&nbsp;Only&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;9<BR>&nbsp;1-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;11-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;3-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;32-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;4-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;6-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;7-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;843<BR>&nbsp;1-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;595<BR>&nbsp;11-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;1536-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;16-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbs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;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;XORCY&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;13<BR>#&nbsp;FlipFlops/Latches&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3700<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FD&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;5<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDC&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1832<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDCE&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1845<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDP&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDPE&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;4<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDR&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;10<BR>#&nbsp;RAMS&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;97<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB18E1&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;49<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR><BR>Device&nbsp;utilization&nbsp;summary:<BR>---------------------------<BR><BR>Selected&nbsp;Device&nbsp;:&nbsp;6vlx240tff1156-1&nbsp;<BR><BR><BR>Slice&nbsp;Logic&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;Slice&nbsp;Registers:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3700&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;301440&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1%&nbsp;&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;Slice&nbsp;LUTs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;9954&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;used&nbsp;as&nbsp;Logic:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;9954&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;10095<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;6395&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;10095&nbsp;&nbsp;&nbsp;&nbsp;63%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;141&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;10095&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;3559&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;10095&nbsp;&nbsp;&nbsp;&nbsp;35%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;113<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;125<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;73&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;17%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;73<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+----------------------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+----------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_multiplier/delay_1_cycle/dout)|&nbsp;3797&nbsp;&nbsp;|<BR>-----------------------------------+----------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>No&nbsp;asynchronous&nbsp;control&nbsp;signals&nbsp;found&nbsp;in&nbsp;this&nbsp;design<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;7.831ns&nbsp;(Maximum&nbsp;Frequency:&nbsp;127.698MHz)<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;5.973ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;4.539ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;2.140ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;7.831ns&nbsp;(frequency:&nbsp;127.698MHz)<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;412126&nbsp;/&nbsp;9739<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;7.831ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;11)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_memory/xy_ram/ramblocks[16].ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/cout_reg/dout&nbsp;(FF)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;the_memory/xy_ram/ramblocks[16].ramblock/Mram_RAM&nbsp;to&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/cout_reg/dout<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOADO0&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.450&nbsp;&nbsp;the_memory/xy_ram/ramblocks[16].ramblock/Mram_RAM&nbsp;(xy&lt;512&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;25&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.929&nbsp;&nbsp;the_multiplier/systolic_array/Mmux_qin_stage&lt;32&gt;11&nbsp;(the_multiplier/systolic_array/qin_stage&lt;32&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result121&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result12)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result12_f7&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result12_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[3].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;4&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[5].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;6&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[7].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;8&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[9].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;10&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[11].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;12&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[13].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;14&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[15].cells/cell_adder/Mxor_r_xo&lt;0&gt;1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/cell_result&lt;15&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDCE:D&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.011&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/result_reg/dout_15<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;7.831ns&nbsp;(3.012ns&nbsp;logic,&nbsp;4.819ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(38.5%&nbsp;logic,&nbsp;61.5%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;19167&nbsp;/&nbsp;10478<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.973ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;12)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;p_sel&lt;0&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/cout_reg/dout&nbsp;(FF)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;p_sel&lt;0&gt;&nbsp;to&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/cout_reg/dout<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;29&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.927&nbsp;&nbsp;the_multiplier/x_selection/Mmux_xi11&nbsp;(the_multiplier/xi)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result111&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result11)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.417&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result11_f7&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result12&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/mux2adder)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[3].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;4&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[5].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;6&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[7].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;8&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[9].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;10&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[11].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;12&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[13].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;14&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[15].cells/cell_adder/Mxor_r_xo&lt;0&gt;1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/cell_result&lt;15&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDCE:D&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.011&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/result_reg/dout_15<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.973ns&nbsp;(1.189ns&nbsp;logic,&nbsp;4.784ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(19.9%&nbsp;logic,&nbsp;80.1%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;2675&nbsp;/&nbsp;37<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.539ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_exponent_fifo/ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ready&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;the_exponent_fifo/ramblock/Mram_RAM&nbsp;to&nbsp;ready<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB18E1:CLKARDCLK-&gt;DOBDO6&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;the_exponent_fifo/ramblock/Mram_RAM&nbsp;(fifo_dout&lt;22&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_51&nbsp;(the_control_unit/autorun_control_logic/Mmux_e1_bit_i_51)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_4_f7&nbsp;(the_control_unit/autorun_control_logic/Mmux_e1_bit_i_4_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF8:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;0.175&nbsp;&nbsp;&nbsp;0.614&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_2_f8&nbsp;(the_control_unit/autorun_control_logic/e1_bit_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.587&nbsp;&nbsp;the_control_unit/autorun_control_logic/done_i&nbsp;(the_control_unit/auto_done)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/done1&nbsp;(ready)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.539ns&nbsp;(2.700ns&nbsp;logic,&nbsp;1.839ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(59.5%&nbsp;logic,&nbsp;40.5%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;1829&nbsp;/&nbsp;34<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;1&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_111&nbsp;(the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_111)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_6&nbsp;(the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_6)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_5_f7&nbsp;(the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_5_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_memory/xy_ram/Mmux_doutB110&nbsp;(the_memory/xy_ram/Mmux_doutB1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_memory/xy_ram/Mmux_doutB1_f7&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(1.079ns&nbsp;logic,&nbsp;1.061ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(50.4%&nbsp;logic,&nbsp;49.6%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;clk<BR>---------------+---------+---------+---------+---------+<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<BR>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<BR>---------------+---------+---------+---------+---------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;7.831|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------+---------+---------+---------+---------+<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;193.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;192.90&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;374848&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;8&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;10&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>

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