URL https://opencores.org/ocsvn/mod_sim_exp/mod_sim_exp/trunk

Subversion Repositories mod_sim_exp

[/] [mod_sim_exp/] [trunk/] [syn/] [xilinx/] [log/] [operand_mem/] [xil_prim_syn.html] - Blame information for rev 71

Details | Compare with Previous | View Log


<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">
<HTML><HEAD><TITLE>Synthesis Report</TITLE>
<META content="text/html; charset=windows-1252" http-equiv=Content-Type>
<META name=GENERATOR content="MSHTML 9.00.8112.16457"></HEAD>
<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis&nbsp;Report</B><P></P><B><CENTER>wo&nbsp;6.&nbsp;mrt&nbsp;15:03:01&nbsp;2013</CENTER></B><BR><HR><BR>Release&nbsp;12.4&nbsp;-&nbsp;xst&nbsp;M.81d&nbsp;(nt)<BR>Copyright&nbsp;(c)&nbsp;1995-2010&nbsp;Xilinx,&nbsp;Inc.&nbsp;&nbsp;All&nbsp;rights&nbsp;reserved.<BR>--&gt;&nbsp;Parameter&nbsp;TMPDIR&nbsp;set&nbsp;to&nbsp;xst/projnav.tmp<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.11&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Parameter&nbsp;xsthdpdir&nbsp;set&nbsp;to&nbsp;xst<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.11&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Reading&nbsp;design:&nbsp;operand_mem.prj<BR><BR>TABLE&nbsp;OF&nbsp;CONTENTS<BR>&nbsp;&nbsp;1)&nbsp;Synthesis&nbsp;Options&nbsp;Summary<BR>&nbsp;&nbsp;2)&nbsp;HDL&nbsp;Parsing<BR>&nbsp;&nbsp;3)&nbsp;HDL&nbsp;Elaboration<BR>&nbsp;&nbsp;4)&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.1)&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;5)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.1)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;6)&nbsp;Low&nbsp;Level&nbsp;Synthesis<BR>&nbsp;&nbsp;7)&nbsp;Partition&nbsp;Report<BR>&nbsp;&nbsp;8)&nbsp;Design&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.1)&nbsp;Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.2)&nbsp;Device&nbsp;utilization&nbsp;summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.3)&nbsp;Partition&nbsp;Resource&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4)&nbsp;Timing&nbsp;Report<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.1)&nbsp;Clock&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.2)&nbsp;Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.3)&nbsp;Timing&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.4)&nbsp;Timing&nbsp;Details<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.5)&nbsp;Cross&nbsp;Clock&nbsp;Domains&nbsp;Report<BR><BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Synthesis&nbsp;Options&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR>----&nbsp;Source&nbsp;Parameters<BR>Input&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"operand_mem.prj"<BR>Input&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;mixed<BR>Ignore&nbsp;Synthesis&nbsp;Constraint&nbsp;File&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR><BR>----&nbsp;Target&nbsp;Parameters<BR>Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"operand_mem"<BR>Output&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NGC<BR>Target&nbsp;Device&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;xc6vlx240t-1-ff1156<BR><BR>----&nbsp;Source&nbsp;Options<BR>Top&nbsp;Module&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;operand_mem<BR>Automatic&nbsp;FSM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>FSM&nbsp;Encoding&nbsp;Algorithm&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Safe&nbsp;Implementation&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR>FSM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;LUT<BR>RAM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>RAM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>ROM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>Shift&nbsp;Register&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>ROM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Resource&nbsp;Sharing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>Asynchronous&nbsp;To&nbsp;Synchronous&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Shift&nbsp;Register&nbsp;Minimum&nbsp;Size&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>Use&nbsp;DSP&nbsp;Block&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Automatic&nbsp;Register&nbsp;Balancing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR><BR>----&nbsp;Target&nbsp;Options<BR>LUT&nbsp;Combining&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Reduce&nbsp;Control&nbsp;Sets&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Add&nbsp;IO&nbsp;Buffers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Global&nbsp;Maximum&nbsp;Fanout&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100000<BR>Add&nbsp;Generic&nbsp;Clock&nbsp;Buffer(BUFG)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;32<BR>Register&nbsp;Duplication&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>Optimize&nbsp;Instantiated&nbsp;Primitives&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Use&nbsp;Clock&nbsp;Enable&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Use&nbsp;Synchronous&nbsp;Set&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Use&nbsp;Synchronous&nbsp;Reset&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Pack&nbsp;IO&nbsp;Registers&nbsp;into&nbsp;IOBs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Equivalent&nbsp;register&nbsp;Removal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR><BR>----&nbsp;General&nbsp;Options<BR>Optimization&nbsp;Goal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Area<BR>Optimization&nbsp;Effort&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>Power&nbsp;Reduction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Keep&nbsp;Hierarchy&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR>Netlist&nbsp;Hierarchy&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;As_Optimized<BR>RTL&nbsp;Output&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>Global&nbsp;Optimization&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;AllClockNets<BR>Read&nbsp;Cores&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>Write&nbsp;Timing&nbsp;Constraints&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Cross&nbsp;Clock&nbsp;Analysis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Hierarchy&nbsp;Separator&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;/<BR>Bus&nbsp;Delimiter&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&lt;&gt;<BR>Case&nbsp;Specifier&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Maintain<BR>Slice&nbsp;Utilization&nbsp;Ratio&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100<BR>BRAM&nbsp;Utilization&nbsp;Ratio&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100<BR>DSP48&nbsp;Utilization&nbsp;Ratio&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100<BR>Auto&nbsp;BRAM&nbsp;Packing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Slice&nbsp;Utilization&nbsp;Ratio&nbsp;Delta&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;5<BR><BR>----&nbsp;Other&nbsp;Options<BR>Cores&nbsp;Search&nbsp;Directories&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;{"../../SVN/mod_sim_exp/rtl/vhdl/core"&nbsp;&nbsp;}<BR><BR>=========================================================================<BR><BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;HDL&nbsp;Parsing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR>Analyzing&nbsp;Verilog&nbsp;file&nbsp;\"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_dp.v\"&nbsp;into&nbsp;library&nbsp;work<BR>Parsing&nbsp;module&nbsp;<OPERAND_DP>.<BR>Analyzing&nbsp;Verilog&nbsp;file&nbsp;\"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operands_sp.v\"&nbsp;into&nbsp;library&nbsp;work<BR>Parsing&nbsp;module&nbsp;<OPERANDS_SP>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/std_functions.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;package&nbsp;<STD_FUNCTIONS>.<BR>Parsing&nbsp;package&nbsp;body&nbsp;<STD_FUNCTIONS>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpram_asym.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<TDPRAM_ASYM>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<TDPRAM_ASYM>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_asym.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<DPRAM_ASYM>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<DPRAM_ASYM>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpram_generic.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<TDPRAM_GENERIC>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<TDPRAM_GENERIC>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpramblock_asym.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<TDPRAMBLOCK_ASYM>.<BR>Parsing&nbsp;architecture&nbsp;<STRUCTURAL>&nbsp;of&nbsp;entity&nbsp;<TDPRAMBLOCK_ASYM>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<DPRAM_GENERIC>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<DPRAM_GENERIC>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpramblock_asym.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<DPRAMBLOCK_ASYM>.<BR>Parsing&nbsp;architecture&nbsp;<STRUCTURAL>&nbsp;of&nbsp;entity&nbsp;<DPRAMBLOCK_ASYM>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;package&nbsp;<MOD_SIM_EXP_PKG>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_gen.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<OPERAND_RAM_GEN>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVIORAL>&nbsp;of&nbsp;entity&nbsp;<OPERAND_RAM_GEN>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_asym.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<OPERAND_RAM_ASYM>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVIORAL>&nbsp;of&nbsp;entity&nbsp;<OPERAND_RAM_ASYM>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<OPERAND_RAM>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVIORAL>&nbsp;of&nbsp;entity&nbsp;<OPERAND_RAM>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram_gen.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<MODULUS_RAM_GEN>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVIORAL>&nbsp;of&nbsp;entity&nbsp;<MODULUS_RAM_GEN>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram_asym.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<MODULUS_RAM_ASYM>.<BR>Parsing&nbsp;architecture&nbsp;<STRUCTURAL>&nbsp;of&nbsp;entity&nbsp;<MODULUS_RAM_ASYM>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<MODULUS_RAM>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVIORAL>&nbsp;of&nbsp;entity&nbsp;<MODULUS_RAM>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<OPERAND_MEM>.<BR>Parsing&nbsp;architecture&nbsp;<STRUCTURAL>&nbsp;of&nbsp;entity&nbsp;<OPERAND_MEM>.<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;HDL&nbsp;Elaboration&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Elaborating&nbsp;entity&nbsp;<OPERAND_MEM>&nbsp;(architecture&nbsp;<STRUCTURAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<OPERAND_RAM>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:89&nbsp;-&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd"&nbsp;Line&nbsp;476:&nbsp;<OPERAND_DP>&nbsp;remains&nbsp;a&nbsp;black-box&nbsp;since&nbsp;it&nbsp;has&nbsp;no&nbsp;binding&nbsp;entity.<BR><BR>Elaborating&nbsp;entity&nbsp;<MODULUS_RAM>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:89&nbsp;-&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd"&nbsp;Line&nbsp;496:&nbsp;<OPERANDS_SP>&nbsp;remains&nbsp;a&nbsp;black-box&nbsp;since&nbsp;it&nbsp;has&nbsp;no&nbsp;binding&nbsp;entity.<BR>WARNING:HDLCompiler:321&nbsp;-&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd"&nbsp;Line&nbsp;160:&nbsp;Comparison&nbsp;between&nbsp;arrays&nbsp;of&nbsp;unequal&nbsp;length&nbsp;always&nbsp;returns&nbsp;FALSE.<BR>WARNING:HDLCompiler:321&nbsp;-&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd"&nbsp;Line&nbsp;199:&nbsp;Comparison&nbsp;between&nbsp;arrays&nbsp;of&nbsp;unequal&nbsp;length&nbsp;always&nbsp;returns&nbsp;FALSE.<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_MEM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;nr_op&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;nr_m&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;mem_style&nbsp;=&nbsp;"xil_prim"<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;device&nbsp;=&nbsp;"xilinx"<BR>WARNING:Xst:647&nbsp;-&nbsp;Input&nbsp;<MODULUS_SEL<0:0>&gt;&nbsp;is&nbsp;never&nbsp;used.&nbsp;This&nbsp;port&nbsp;will&nbsp;be&nbsp;preserved&nbsp;and&nbsp;left&nbsp;unconnected&nbsp;if&nbsp;it&nbsp;belongs&nbsp;to&nbsp;a&nbsp;top-level&nbsp;block&nbsp;or&nbsp;it&nbsp;belongs&nbsp;to&nbsp;a&nbsp;sub-block&nbsp;and&nbsp;the&nbsp;hierarchy&nbsp;of&nbsp;this&nbsp;sub-block&nbsp;is&nbsp;preserved.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>    inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_MEM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<RESULT_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;120.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>       inferred&nbsp;&nbsp;&nbsp;3&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_RAM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MODULUS_RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MODULUS_RAM>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;Multiplexers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;6<BR>&nbsp;1-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;32-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;4-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Reading&nbsp;core&nbsp;&lt;../../SVN/mod_sim_exp/rtl/vhdl/core/operand_dp.ngc&gt;.<BR>Reading&nbsp;core&nbsp;&lt;../../SVN/mod_sim_exp/rtl/vhdl/core/operands_sp.ngc&gt;.<BR>Loading&nbsp;core&nbsp;<OPERAND_DP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<OP_0>.<BR>Loading&nbsp;core&nbsp;<OPERAND_DP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<OP_1>.<BR>Loading&nbsp;core&nbsp;<OPERAND_DP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<OP_2>.<BR>Loading&nbsp;core&nbsp;<OPERANDS_SP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<MODULUS_0>.<BR>Loading&nbsp;core&nbsp;<OPERANDS_SP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<MODULUS_1>.<BR>Loading&nbsp;core&nbsp;<OPERANDS_SP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<MODULUS_2>.<BR><BR>=========================================================================<BR>Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;Multiplexers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;6<BR>&nbsp;1-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;32-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;4-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Low&nbsp;Level&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Optimizing&nbsp;unit&nbsp;<OPERAND_MEM>&nbsp;...<BR><BR>Optimizing&nbsp;unit&nbsp;<OPERAND_RAM>&nbsp;...<BR><BR>Optimizing&nbsp;unit&nbsp;<MODULUS_RAM>&nbsp;...<BR><BR>Mapping&nbsp;all&nbsp;equations...<BR>Building&nbsp;and&nbsp;optimizing&nbsp;final&nbsp;netlist&nbsp;...<BR>Found&nbsp;area&nbsp;constraint&nbsp;ratio&nbsp;of&nbsp;100&nbsp;(+&nbsp;5)&nbsp;on&nbsp;block&nbsp;operand_mem,&nbsp;actual&nbsp;ratio&nbsp;is&nbsp;0.<BR><BR>Final&nbsp;Macro&nbsp;Processing&nbsp;...<BR><BR>=========================================================================<BR>Final&nbsp;Register&nbsp;Report<BR><BR>Found&nbsp;no&nbsp;macro<BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Partition&nbsp;Report&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Partition&nbsp;Implementation&nbsp;Status<BR>-------------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>-------------------------------<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Design&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Top&nbsp;Level&nbsp;Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;operand_mem.ngc<BR><BR>Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage:<BR>------------------------------<BR>#&nbsp;BELS&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;58<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GND&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;7<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;7<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;37<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;VCC&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;6<BR>#&nbsp;RAMS&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR><BR>Device&nbsp;utilization&nbsp;summary:<BR>---------------------------<BR><BR>Selected&nbsp;Device&nbsp;:&nbsp;6vlx240tff1156-1&nbsp;<BR><BR><BR>Slice&nbsp;Logic&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;Slice&nbsp;LUTs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;used&nbsp;as&nbsp;Logic:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;&nbsp;100%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4690<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;96&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;23%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;96<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;96&nbsp;&nbsp;&nbsp;&nbsp;|<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR>Control&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR>xil_prim_RAM.m_ram_xil/modulus_0/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_0/BU2/XST_GND:G)|&nbsp;NONE(xil_prim_RAM.m_ram_xil/modulus_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.m_ram_xil/modulus_1/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_1/BU2/XST_GND:G)|&nbsp;NONE(xil_prim_RAM.m_ram_xil/modulus_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.m_ram_xil/modulus_2/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_2/BU2/XST_GND:G)|&nbsp;NONE(xil_prim_RAM.m_ram_xil/modulus_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.xy_ram_xil/op_0/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_0/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.xy_ram_xil/op_1/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_1/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(xil_prim_RAM.xy_ram_xil/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.xy_ram_xil/op_2/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_2/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;No&nbsp;path&nbsp;found<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;1.518ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;2.779ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;0.444ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;5376&nbsp;/&nbsp;3072<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.518ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;5&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;5&gt;&nbsp;to&nbsp;xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;64&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.559&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/wea&lt;2&gt;1&nbsp;(xil_prim_RAM.xy_ram_xil/wea&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'xil_prim_RAM.xy_ram_xil/op_2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'BU2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:WEA3&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.515&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.518ns&nbsp;(0.959ns&nbsp;logic,&nbsp;0.559ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(63.2%&nbsp;logic,&nbsp;36.8%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;96&nbsp;/&nbsp;32<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.779ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOBDO1&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(doutb(31))<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;scope:&nbsp;'BU2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;scope:&nbsp;'xil_prim_RAM.xy_ram_xil/op_0'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/Mmux_result_out251&nbsp;(data_out&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.779ns&nbsp;(2.141ns&nbsp;logic,&nbsp;0.638ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(77.0%&nbsp;logic,&nbsp;23.0%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;67&nbsp;/&nbsp;33<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.444ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;5&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;5&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/Mmux_result_out110&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.444ns&nbsp;(0.444ns&nbsp;logic,&nbsp;0.000ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(100.0%&nbsp;logic,&nbsp;0.0%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;22.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;21.76&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;238904&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>

Line No.	Rev	Author	Line
1	71	JonasDC	`<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">`
2			`<HTML><HEAD><TITLE>Synthesis Report</TITLE>`
3			`<META content="text/html; charset=windows-1252" http-equiv=Content-Type>`
4			`<META name=GENERATOR content="MSHTML 9.00.8112.16457"></HEAD>`
5			<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis Report</B><P></P><B><CENTER>wo 6. mrt 15:03:01 2013</CENTER></B><BR><HR><BR>Release 12.4 - xst M.81d (nt)<BR>Copyright (c) 1995-2010 Xilinx, Inc.  All rights reserved.<BR>--> Parameter TMPDIR set to xst/projnav.tmp<BR><BR><BR>Total REAL time to Xst completion: 0.00 secs<BR>Total CPU time to Xst completion: 0.11 secs<BR> <BR>--> Parameter xsthdpdir set to xst<BR><BR><BR>Total REAL time to Xst completion: 0.00 secs<BR>Total CPU time to Xst completion: 0.11 secs<BR> <BR>--> Reading design: operand_mem.prj<BR><BR>TABLE OF CONTENTS<BR>  1) Synthesis Options Summary<BR>  2) HDL Parsing<BR>  3) HDL Elaboration<BR>  4) HDL Synthesis<BR>       4.1) HDL Synthesis Report<BR>  5) Advanced HDL Synthesis<BR>       5.1) Advanced HDL Synthesis Report<BR>  6) Low Level Synthesis<BR>  7) Partition Report<BR>  8) Design Summary<BR>       8.1) Primitive and Black Box Usage<BR>       8.2) Device utilization summary<BR>       8.3) Partition Resource Summary<BR>       8.4) Timing Report<BR>            8.4.1) Clock Information<BR>            8.4.2) Asynchronous Control Signals Information<BR>            8.4.3) Timing Summary<BR>            8.4.4) Timing Details<BR>            8.4.5) Cross Clock Domains Report<BR><BR><BR>=========================================================================<BR>*                      Synthesis Options Summary                        <BR>=========================================================================<BR>---- Source Parameters<BR>Input File Name                    : "operand_mem.prj"<BR>Input Format                       : mixed<BR>Ignore Synthesis Constraint File   : NO<BR><BR>---- Target Parameters<BR>Output File Name                   : "operand_mem"<BR>Output Format                      : NGC<BR>Target Device                      : xc6vlx240t-1-ff1156<BR><BR>---- Source Options<BR>Top Module Name                    : operand_mem<BR>Automatic FSM Extraction           : YES<BR>FSM Encoding Algorithm             : Auto<BR>Safe Implementation                : No<BR>FSM Style                          : LUT<BR>RAM Extraction                     : Yes<BR>RAM Style                          : Auto<BR>ROM Extraction                     : Yes<BR>Shift Register Extraction          : YES<BR>ROM Style                          : Auto<BR>Resource Sharing                   : YES<BR>Asynchronous To Synchronous        : NO<BR>Shift Register Minimum Size        : 2<BR>Use DSP Block                      : Auto<BR>Automatic Register Balancing       : No<BR><BR>---- Target Options<BR>LUT Combining                      : Auto<BR>Reduce Control Sets                : Auto<BR>Add IO Buffers                     : NO<BR>Global Maximum Fanout              : 100000<BR>Add Generic Clock Buffer(BUFG)     : 32<BR>Register Duplication               : YES<BR>Optimize Instantiated Primitives   : NO<BR>Use Clock Enable                   : Auto<BR>Use Synchronous Set                : Auto<BR>Use Synchronous Reset              : Auto<BR>Pack IO Registers into IOBs        : Auto<BR>Equivalent register Removal        : YES<BR><BR>---- General Options<BR>Optimization Goal                  : Area<BR>Optimization Effort                : 2<BR>Power Reduction                    : NO<BR>Keep Hierarchy                     : No<BR>Netlist Hierarchy                  : As_Optimized<BR>RTL Output                         : Yes<BR>Global Optimization                : AllClockNets<BR>Read Cores                         : YES<BR>Write Timing Constraints           : NO<BR>Cross Clock Analysis               : NO<BR>Hierarchy Separator                : /<BR>Bus Delimiter                      : <><BR>Case Specifier                     : Maintain<BR>Slice Utilization Ratio            : 100<BR>BRAM Utilization Ratio             : 100<BR>DSP48 Utilization Ratio            : 100<BR>Auto BRAM Packing                  : NO<BR>Slice Utilization Ratio Delta      : 5<BR><BR>---- Other Options<BR>Cores Search Directories           : {"../../SVN/mod_sim_exp/rtl/vhdl/core"  }<BR><BR>=========================================================================<BR><BR><BR>=========================================================================<BR>                          HDL Parsing                                  <BR>=========================================================================<BR>Analyzing Verilog file \"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_dp.v\" into library work<BR>Parsing module <OPERAND_DP>.<BR>Analyzing Verilog file \"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operands_sp.v\" into library work<BR>Parsing module <OPERANDS_SP>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/std_functions.vhd" into library mod_sim_exp<BR>Parsing package <STD_FUNCTIONS>.<BR>Parsing package body <STD_FUNCTIONS>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAM_ASYM>.<BR>Parsing architecture <BEHAVORIAL> of entity <TDPRAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAM_ASYM>.<BR>Parsing architecture <BEHAVORIAL> of entity <DPRAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpram_generic.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAM_GENERIC>.<BR>Parsing architecture <BEHAVORIAL> of entity <TDPRAM_GENERIC>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpramblock_asym.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAMBLOCK_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <TDPRAMBLOCK_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAM_GENERIC>.<BR>Parsing architecture <BEHAVORIAL> of entity <DPRAM_GENERIC>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpramblock_asym.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAMBLOCK_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <DPRAMBLOCK_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd" into library mod_sim_exp<BR>Parsing package <MOD_SIM_EXP_PKG>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_gen.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM_GEN>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM_GEN>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM_ASYM>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram_gen.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM_GEN>.<BR>Parsing architecture <BEHAVIORAL> of entity <MODULUS_RAM_GEN>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <MODULUS_RAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM>.<BR>Parsing architecture <BEHAVIORAL> of entity <MODULUS_RAM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_MEM>.<BR>Parsing architecture <STRUCTURAL> of entity <OPERAND_MEM>.<BR><BR>=========================================================================<BR>                            HDL Elaboration                            <BR>=========================================================================<BR><BR>Elaborating entity <OPERAND_MEM> (architecture <STRUCTURAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>Elaborating entity <OPERAND_RAM> (architecture <BEHAVIORAL>) from library <MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:89 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd" Line 476: <OPERAND_DP> remains a black-box since it has no binding entity.<BR><BR>Elaborating entity <MODULUS_RAM> (architecture <BEHAVIORAL>) from library <MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:89 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd" Line 496: <OPERANDS_SP> remains a black-box since it has no binding entity.<BR>WARNING:HDLCompiler:321 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" Line 160: Comparison between arrays of unequal length always returns FALSE.<BR>WARNING:HDLCompiler:321 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" Line 199: Comparison between arrays of unequal length always returns FALSE.<BR><BR>=========================================================================<BR>                           HDL Synthesis                               <BR>=========================================================================<BR><BR>Synthesizing Unit <OPERAND_MEM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd".<BR>        width = 1536<BR>        nr_op = 4<BR>        nr_m = 2<BR>        mem_style = "xil_prim"<BR>        device = "xilinx"<BR>WARNING:Xst:647 - Input <MODULUS_SEL<0:0>> is never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this sub-block is preserved.<BR>    Summary:<BR> inferred   2 Multiplexer(s).<BR>Unit <OPERAND_MEM> synthesized.<BR><BR>Synthesizing Unit <OPERAND_RAM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd".<BR>    Found 32-bit 3-to-1 multiplexer for signal <RESULT_OUT> created at line 120.<BR>    Summary:<BR> inferred   3 Multiplexer(s).<BR>Unit <OPERAND_RAM> synthesized.<BR><BR>Synthesizing Unit <MODULUS_RAM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd".<BR>    Summary:<BR> inferred   1 Multiplexer(s).<BR>Unit <MODULUS_RAM> synthesized.<BR><BR>=========================================================================<BR>HDL Synthesis Report<BR><BR>Macro Statistics<BR># Multiplexers                                         : 6<BR> 1-bit 2-to-1 multiplexer                              : 2<BR> 32-bit 3-to-1 multiplexer                             : 1<BR> 4-bit 2-to-1 multiplexer                              : 2<BR> 6-bit 2-to-1 multiplexer                              : 1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                       Advanced HDL Synthesis                          <BR>=========================================================================<BR><BR>Reading core <../../SVN/mod_sim_exp/rtl/vhdl/core/operand_dp.ngc>.<BR>Reading core <../../SVN/mod_sim_exp/rtl/vhdl/core/operands_sp.ngc>.<BR>Loading core <OPERAND_DP> for timing and area information for instance <OP_0>.<BR>Loading core <OPERAND_DP> for timing and area information for instance <OP_1>.<BR>Loading core <OPERAND_DP> for timing and area information for instance <OP_2>.<BR>Loading core <OPERANDS_SP> for timing and area information for instance <MODULUS_0>.<BR>Loading core <OPERANDS_SP> for timing and area information for instance <MODULUS_1>.<BR>Loading core <OPERANDS_SP> for timing and area information for instance <MODULUS_2>.<BR><BR>=========================================================================<BR>Advanced HDL Synthesis Report<BR><BR>Macro Statistics<BR># Multiplexers                                         : 6<BR> 1-bit 2-to-1 multiplexer                              : 2<BR> 32-bit 3-to-1 multiplexer                             : 1<BR> 4-bit 2-to-1 multiplexer                              : 2<BR> 6-bit 2-to-1 multiplexer                              : 1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                         Low Level Synthesis                           <BR>=========================================================================<BR><BR>Optimizing unit <OPERAND_MEM> ...<BR><BR>Optimizing unit <OPERAND_RAM> ...<BR><BR>Optimizing unit <MODULUS_RAM> ...<BR><BR>Mapping all equations...<BR>Building and optimizing final netlist ...<BR>Found area constraint ratio of 100 (+ 5) on block operand_mem, actual ratio is 0.<BR><BR>Final Macro Processing ...<BR><BR>=========================================================================<BR>Final Register Report<BR><BR>Found no macro<BR>=========================================================================<BR><BR>=========================================================================<BR>                           Partition Report                            <BR>=========================================================================<BR><BR>Partition Implementation Status<BR>-------------------------------<BR><BR>  No Partitions were found in this design.<BR><BR>-------------------------------<BR><BR>=========================================================================<BR>                            Design Summary                             *<BR>=========================================================================<BR><BR>Top Level Output File Name         : operand_mem.ngc<BR><BR>Primitive and Black Box Usage:<BR>------------------------------<BR># BELS                             : 58<BR>#      GND                         : 7<BR>#      LUT3                        : 1<BR>#      LUT4                        : 7<BR>#      LUT5                        : 37<BR>#      VCC                         : 6<BR># RAMS                             : 96<BR>#      RAMB36E1                    : 96<BR><BR>Device utilization summary:<BR>---------------------------<BR><BR>Selected Device : 6vlx240tff1156-1 <BR><BR><BR>Slice Logic Utilization: <BR> Number of Slice LUTs:                   45  out of  150720     0%  <BR>    Number used as Logic:                45  out of  150720     0%  <BR><BR>Slice Logic Distribution: <BR> Number of LUT Flip Flop pairs used:     45<BR>   Number with an unused Flip Flop:      45  out of     45   100%  <BR>   Number with an unused LUT:             0  out of     45     0%  <BR>   Number of fully used LUT-FF pairs:     0  out of     45     0%  <BR>   Number of unique control sets:         0<BR><BR>IO Utilization: <BR> Number of IOs:                        4690<BR> Number of bonded IOBs:                   0  out of    600     0%  <BR><BR>Specific Feature Utilization:<BR> Number of Block RAM/FIFO:               96  out of    416    23%  <BR>    Number using Block RAM only:         96<BR><BR>---------------------------<BR>Partition Resource Summary:<BR>---------------------------<BR><BR>  No Partitions were found in this design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing Report<BR><BR>NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.<BR>      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT<BR>      GENERATED AFTER PLACE-and-ROUTE.<BR><BR>Clock Information:<BR>------------------<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>Clock Signal                       \| Clock buffer(FF name)                                                                                                           \| Load  \|<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>clk                                \| NONE(xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)\| 96    \|<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>INFO:Xst:2169 - HDL ADVISOR - Some clock signals were not automatically buffered by XST with BUFG/BUFR resources. Please use the buffer_type constraint in order to insert these buffers to the clock signals to help prevent skew problems.<BR><BR>Asynchronous Control Signals Information:<BR>----------------------------------------<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR>Control Signal                                                                               \| Buffer(FF name)                                                                                                                \| Load  \|<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR>xil_prim_RAM.m_ram_xil/modulus_0/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_0/BU2/XST_GND:G)\| NONE(xil_prim_RAM.m_ram_xil/modulus_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram) \| 32    \|<BR>xil_prim_RAM.m_ram_xil/modulus_1/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_1/BU2/XST_GND:G)\| NONE(xil_prim_RAM.m_ram_xil/modulus_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram) \| 32    \|<BR>xil_prim_RAM.m_ram_xil/modulus_2/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_2/BU2/XST_GND:G)\| NONE(xil_prim_RAM.m_ram_xil/modulus_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram) \| 32    \|<BR>xil_prim_RAM.xy_ram_xil/op_0/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_0/BU2/XST_GND:G)    \| NONE(xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)\| 32    \|<BR>xil_prim_RAM.xy_ram_xil/op_1/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_1/BU2/XST_GND:G)    \| NONE(xil_prim_RAM.xy_ram_xil/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)\| 32    \|<BR>xil_prim_RAM.xy_ram_xil/op_2/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_2/BU2/XST_GND:G)    \| NONE(xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)\| 32    \|<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR><BR>Timing Summary:<BR>---------------<BR>Speed Grade: -1<BR><BR>   Minimum period: No path found<BR>   Minimum input arrival time before clock: 1.518ns<BR>   Maximum output required time after clock: 2.779ns<BR>   Maximum combinational path delay: 0.444ns<BR><BR>Timing Details:<BR>---------------<BR>All values displayed in nanoseconds (ns)<BR><BR>=========================================================================<BR>Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'<BR>  Total number of paths / destination ports: 5376 / 3072<BR>-------------------------------------------------------------------------<BR>Offset:              1.518ns (Levels of Logic = 2)<BR>  Source:            rw_address<5> (PAD)<BR>  Destination:       xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram (RAM)<BR>  Destination Clock: clk rising<BR><BR>  Data Path: rw_address<5> to xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     LUT5:I0->O           64   0.068   0.559  xil_prim_RAM.xy_ram_xil/wea<2>1 (xil_prim_RAM.xy_ram_xil/wea<2>)<BR>     begin scope: 'xil_prim_RAM.xy_ram_xil/op_2'<BR>     begin scope: 'BU2'<BR>     RAMB36E1:WEA3             0.515          U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>    ----------------------------------------<BR>    Total                      1.518ns (0.959ns logic, 0.559ns route)<BR>                                       (63.2% logic, 36.8% route)<BR><BR>=========================================================================<BR>Timing constraint: Default OFFSET OUT AFTER for Clock 'clk'<BR>  Total number of paths / destination ports: 96 / 32<BR>-------------------------------------------------------------------------<BR>Offset:              2.779ns (Levels of Logic = 2)<BR>  Source:            xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram (RAM)<BR>  Destination:       data_out<31> (PAD)<BR>  Source Clock:      clk rising<BR><BR>  Data Path: xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram to data_out<31><BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     RAMB36E1:CLKARDCLK->DOBDO1    1   2.073   0.638  U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram (doutb(31))<BR>     end scope: 'BU2'<BR>     end scope: 'xil_prim_RAM.xy_ram_xil/op_0'<BR>     LUT5:I1->O            0   0.068   0.000  xil_prim_RAM.xy_ram_xil/Mmux_result_out251 (data_out<31>)<BR>    ----------------------------------------<BR>    Total                      2.779ns (2.141ns logic, 0.638ns route)<BR>                                       (77.0% logic, 23.0% route)<BR><BR>=========================================================================<BR>Timing constraint: Default path analysis<BR>  Total number of paths / destination ports: 67 / 33<BR>-------------------------------------------------------------------------<BR>Delay:               0.444ns (Levels of Logic = 1)<BR>  Source:            rw_address<5> (PAD)<BR>  Destination:       data_out<31> (PAD)<BR><BR>  Data Path: rw_address<5> to data_out<31><BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     LUT5:I0->O            0   0.068   0.000  xil_prim_RAM.xy_ram_xil/Mmux_result_out110 (data_out<0>)<BR>    ----------------------------------------<BR>    Total                      0.444ns (0.444ns logic, 0.000ns route)<BR>                                       (100.0% logic, 0.0% route)<BR><BR>=========================================================================<BR><BR>Cross Clock Domains Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total REAL time to Xst completion: 22.00 secs<BR>Total CPU time to Xst completion: 21.76 secs<BR> <BR>--> <BR><BR>Total memory usage is 238904 kilobytes<BR><BR>Number of errors   :    0 (   0 filtered)<BR>Number of warnings :    5 (   0 filtered)<BR>Number of infos    :    1 (   0 filtered)<BR><BR></PRE></FONT></BODY></HTML>

Browse

Tools

Subversion Repositories mod_sim_exp

[/] [mod_sim_exp/] [trunk/] [syn/] [xilinx/] [log/] [operand_mem/] [xil_prim_syn.html] - Blame information for rev 71