OpenCores
URL https://opencores.org/ocsvn/forwardcom/forwardcom/trunk

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    /forwardcom/trunk
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Rev 28 → Rev 29

/A1.xpr
0,0 → 1,447
<?xml version="1.0" encoding="UTF-8"?>
<!-- Product Version: Vivado v2020.1 (64-bit) -->
<!-- -->
<!-- Copyright 1986-2020 Xilinx, Inc. All Rights Reserved. -->
 
<Project Version="7" Minor="49" Path="C:/_Public/ForwardCom/softCore/A1/A1.xpr">
<DefaultLaunch Dir="$PRUNDIR"/>
<Configuration>
<Option Name="Id" Val="6e2186b90b064d9f8ba7759dcbb6be63"/>
<Option Name="Part" Val="xa7a100tcsg324-1Q"/>
<Option Name="CompiledLibDir" Val="$PCACHEDIR/compile_simlib"/>
<Option Name="CompiledLibDirXSim" Val=""/>
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<Option Name="CompiledLibDirVCS" Val="$PCACHEDIR/compile_simlib/vcs"/>
<Option Name="CompiledLibDirRiviera" Val="$PCACHEDIR/compile_simlib/riviera"/>
<Option Name="CompiledLibDirActivehdl" Val="$PCACHEDIR/compile_simlib/activehdl"/>
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<Option Name="SimulatorInstallDirQuesta" Val=""/>
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<Option Name="SimulatorInstallDirRiviera" Val=""/>
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<Option Name="WTActivehdlLaunchSim" Val="0"/>
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<Option Name="WTModelSimExportSim" Val="46"/>
<Option Name="WTQuestaExportSim" Val="46"/>
<Option Name="WTIesExportSim" Val="46"/>
<Option Name="WTVcsExportSim" Val="46"/>
<Option Name="WTRivieraExportSim" Val="46"/>
<Option Name="WTActivehdlExportSim" Val="46"/>
<Option Name="GenerateIPUpgradeLog" Val="TRUE"/>
<Option Name="XSimRadix" Val="hex"/>
<Option Name="XSimTimeUnit" Val="ns"/>
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<Option Name="SimTypes" Val="tlm"/>
<Option Name="SimTypes" Val="tlm_dpi"/>
<Option Name="MEMEnableMemoryMapGeneration" Val="TRUE"/>
<Option Name="DcpsUptoDate" Val="TRUE"/>
</Configuration>
<FileSets Version="1" Minor="31">
<FileSet Name="sources_1" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1">
<Filter Type="Srcs"/>
<File Path="$PSRCDIR/sources_1/new/defines.vh">
<FileInfo>
<Attr Name="IsGlobalInclude" Val="1"/>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/defines.vh"/>
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<Attr Name="UsedIn" Val="synthesis"/>
<Attr Name="UsedIn" Val="simulation"/>
</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/top.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/top.sv"/>
<Attr Name="ImportTime" Val="1604133555"/>
<Attr Name="UsedIn" Val="synthesis"/>
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<Attr Name="UsedIn" Val="simulation"/>
</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/alu.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/alu.sv"/>
<Attr Name="ImportTime" Val="1601878397"/>
<Attr Name="UsedIn" Val="synthesis"/>
<Attr Name="UsedIn" Val="implementation"/>
<Attr Name="UsedIn" Val="simulation"/>
</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/fetch.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/fetch.sv"/>
<Attr Name="ImportTime" Val="1601721328"/>
<Attr Name="UsedIn" Val="synthesis"/>
<Attr Name="UsedIn" Val="implementation"/>
<Attr Name="UsedIn" Val="simulation"/>
</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/debouncer.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/debouncer.sv"/>
<Attr Name="ImportTime" Val="1595834535"/>
<Attr Name="UsedIn" Val="synthesis"/>
<Attr Name="UsedIn" Val="implementation"/>
<Attr Name="UsedIn" Val="simulation"/>
</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/decoder.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/decoder.sv"/>
<Attr Name="ImportTime" Val="1604065950"/>
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</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/addressgenerator.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/addressgenerator.sv"/>
<Attr Name="ImportTime" Val="1604132719"/>
<Attr Name="UsedIn" Val="synthesis"/>
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</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/lcd.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/lcd.sv"/>
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</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/debugger.vh">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/debugger.vh"/>
<Attr Name="ImportTime" Val="1604064838"/>
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</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/subfunctions.vh">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/subfunctions.vh"/>
<Attr Name="ImportTime" Val="1592371154"/>
<Attr Name="UsedIn" Val="synthesis"/>
<Attr Name="UsedIn" Val="simulation"/>
</FileInfo>
</File>
<File Path="$PSRCDIR/sources_1/new/debug_display.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/sources_1/new/debug_display.sv"/>
<Attr Name="ImportTime" Val="1604045085"/>
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</File>
<File Path="$PSRCDIR/sources_1/ip/clock_generator/clock_generator.xci">
<FileInfo>
<Attr Name="ImportPath" Val="$PSRCDIR/sources_1/ip/clock_generator/clock_generator.xci"/>
<Attr Name="ImportTime" Val="1605349384"/>
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</File>
<File Path="$PSRCDIR/sources_1/new/uart_and_fifo.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PSRCDIR/sources_1/new/uart_and_fifo.sv"/>
<Attr Name="ImportTime" Val="1605686053"/>
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</File>
<File Path="$PSRCDIR/sources_1/new/in_out_ports.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PSRCDIR/sources_1/new/in_out_ports.sv"/>
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<File Path="$PSRCDIR/sources_1/new/loader.mem">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A2/A2.srcs/sources_1/new/loader.mem"/>
<Attr Name="ImportTime" Val="1625205327"/>
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<File Path="$PSRCDIR/sources_1/new/seg7.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A2/A2.srcs/sources_1/new/seg7.sv"/>
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</File>
<File Path="$PSRCDIR/sources_1/new/register_read.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A2/A2.srcs/sources_1/new/register_read.sv"/>
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</File>
<File Path="$PSRCDIR/sources_1/new/dataread.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A2/A2.srcs/sources_1/new/dataread.sv"/>
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<File Path="$PSRCDIR/sources_1/new/mul_div.sv">
<FileInfo>
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</File>
<File Path="$PSRCDIR/sources_1/new/call_stack.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A2/A2.srcs/sources_1/new/call_stack.sv"/>
<Attr Name="ImportTime" Val="1627552078"/>
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</File>
<File Path="$PSRCDIR/sources_1/new/data_memory.sv">
<FileInfo>
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</File>
<File Path="$PSRCDIR/sources_1/new/code_memory.sv">
<FileInfo>
<Attr Name="ImportPath" Val="$PSRCDIR/sources_1/new/code_memory.sv"/>
<Attr Name="ImportTime" Val="1627970494"/>
<Attr Name="UsedIn" Val="synthesis"/>
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</File>
<Config>
<Option Name="DesignMode" Val="RTL"/>
<Option Name="TopModule" Val="top"/>
<Option Name="TopAutoSet" Val="TRUE"/>
</Config>
</FileSet>
<FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
<Filter Type="Constrs"/>
<File Path="$PSRCDIR/constrs_1/new/bitstream_settings_a.xdc">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/constrs_1/new/bitstream_settings_a.xdc"/>
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</File>
<File Path="$PSRCDIR/constrs_1/new/Nexys-A7-100T.xdc">
<FileInfo>
<Attr Name="ImportPath" Val="$PPRDIR/../../../../../A/fetch_decode.srcs/constrs_1/new/Nexys-A7-100T.xdc"/>
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</File>
<Config>
<Option Name="TargetConstrsFile" Val="$PSRCDIR/constrs_1/new/bitstream_settings_a.xdc"/>
<Option Name="ConstrsType" Val="XDC"/>
</Config>
</FileSet>
<FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
<Filter Type="Srcs"/>
<Config>
<Option Name="DesignMode" Val="RTL"/>
<Option Name="TopModule" Val="top"/>
<Option Name="TopLib" Val="xil_defaultlib"/>
<Option Name="TopAutoSet" Val="TRUE"/>
<Option Name="TransportPathDelay" Val="0"/>
<Option Name="TransportIntDelay" Val="0"/>
<Option Name="SelectedSimModel" Val="rtl"/>
<Option Name="PamDesignTestbench" Val=""/>
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<Option Name="SrcSet" Val="sources_1"/>
</Config>
</FileSet>
<FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
<Filter Type="Utils"/>
<File Path="$PSRCDIR/utils_1/imports/synth_1/top.dcp">
<FileInfo>
<Attr Name="ImportPath" Val="$PRUNDIR/synth_1/top.dcp"/>
<Attr Name="ImportTime" Val="1628325629"/>
<Attr Name="UsedIn" Val="synthesis"/>
<Attr Name="UsedIn" Val="implementation"/>
<Attr Name="UsedInSteps" Val="synth_1"/>
<Attr Name="AutoDcp" Val="1"/>
</FileInfo>
</File>
<Config>
<Option Name="TopAutoSet" Val="TRUE"/>
</Config>
</FileSet>
</FileSets>
<Simulators>
<Simulator Name="XSim">
<Option Name="Description" Val="Vivado Simulator"/>
<Option Name="CompiledLib" Val="0"/>
</Simulator>
<Simulator Name="ModelSim">
<Option Name="Description" Val="ModelSim Simulator"/>
</Simulator>
<Simulator Name="Questa">
<Option Name="Description" Val="Questa Advanced Simulator"/>
</Simulator>
<Simulator Name="Riviera">
<Option Name="Description" Val="Riviera-PRO Simulator"/>
</Simulator>
<Simulator Name="ActiveHDL">
<Option Name="Description" Val="Active-HDL Simulator"/>
</Simulator>
</Simulators>
<Runs Version="1" Minor="11">
<Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xa7a100tcsg324-1Q" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="true" IncrementalCheckpoint="$PSRCDIR/utils_1/imports/synth_1/top.dcp" WriteIncrSynthDcp="true" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2019"/>
<Step Id="synth_design"/>
</Strategy>
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
<ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2019"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
<RQSFiles/>
</Run>
<Run Id="impl_1" Type="Ft2:EntireDesign" Part="xa7a100tcsg324-1Q" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_1" SynthRun="synth_1" IncludeInArchive="true" GenFullBitstream="true">
<Strategy Version="1" Minor="2">
<StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2019"/>
<Step Id="init_design"/>
<Step Id="opt_design"/>
<Step Id="power_opt_design"/>
<Step Id="place_design"/>
<Step Id="post_place_power_opt_design"/>
<Step Id="phys_opt_design" EnableStepBool="1"/>
<Step Id="route_design"/>
<Step Id="post_route_phys_opt_design"/>
<Step Id="write_bitstream"/>
</Strategy>
<GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
<ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2019"/>
<Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
<RQSFiles/>
</Run>
</Runs>
<MsgRule>
<MsgAttr Name="RuleType" Val="0"/>
<MsgAttr Name="Limit" Val="-1"/>
<MsgAttr Name="NewSeverity" Val="ANY"/>
<MsgAttr Name="Id" Val="Synth 8-3332"/>
<MsgAttr Name="Severity" Val="ANY"/>
<MsgAttr Name="ShowRule" Val="1"/>
<MsgAttr Name="RuleSource" Val="16"/>
<MsgAttr Name="StringIsRegExp" Val="0"/>
<MsgAttr Name="RuleId" Val="1"/>
<MsgAttr Name="Note" Val=""/>
<MsgAttr Name="Author" Val=""/>
<MsgAttr Name="CreatedTimestamp" Val=""/>
</MsgRule>
<MsgRule>
<MsgAttr Name="RuleType" Val="0"/>
<MsgAttr Name="Limit" Val="-1"/>
<MsgAttr Name="NewSeverity" Val="ANY"/>
<MsgAttr Name="Id" Val="Synth 8-3917"/>
<MsgAttr Name="Severity" Val="ANY"/>
<MsgAttr Name="ShowRule" Val="1"/>
<MsgAttr Name="RuleSource" Val="16"/>
<MsgAttr Name="StringIsRegExp" Val="0"/>
<MsgAttr Name="RuleId" Val="2"/>
<MsgAttr Name="Note" Val=""/>
<MsgAttr Name="Author" Val=""/>
<MsgAttr Name="CreatedTimestamp" Val=""/>
</MsgRule>
<MsgRule>
<MsgAttr Name="RuleType" Val="0"/>
<MsgAttr Name="Limit" Val="-1"/>
<MsgAttr Name="NewSeverity" Val="ANY"/>
<MsgAttr Name="Id" Val="Netlist 29-345"/>
<MsgAttr Name="Severity" Val="ANY"/>
<MsgAttr Name="ShowRule" Val="1"/>
<MsgAttr Name="RuleSource" Val="8"/>
<MsgAttr Name="StringIsRegExp" Val="0"/>
<MsgAttr Name="RuleId" Val="3"/>
<MsgAttr Name="Note" Val=""/>
<MsgAttr Name="Author" Val=""/>
<MsgAttr Name="CreatedTimestamp" Val=""/>
<MsgAttr Name="StringsToMatch" Val="WARNING: [Netlist 29-345] The value of SIM_DEVICE on instance &apos;clock_generator_inst/inst/clkout1_buf&apos; of type &apos;BUFGCE&apos; is &apos;ULTRASCALE&apos;; it is being changed to match the current FPGA architecture, &apos;7SERIES&apos;. For functional simulation to match hardware behavior, the value of SIM_DEVICE should be changed in the source netlist."/>
</MsgRule>
<Board/>
<DashboardSummary Version="1" Minor="0">
<Dashboards>
<Dashboard Name="default_dashboard">
<Gadgets>
<Gadget Name="drc_1" Type="drc" Version="1" Row="2" Column="0">
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_route_report_drc_0 "/>
</Gadget>
<Gadget Name="methodology_1" Type="methodology" Version="1" Row="2" Column="1">
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_route_report_methodology_0 "/>
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<Gadget Name="power_1" Type="power" Version="1" Row="1" Column="0">
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_route_report_power_0 "/>
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<Gadget Name="timing_1" Type="timing" Version="1" Row="0" Column="1">
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_route_report_timing_summary_0 "/>
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<Gadget Name="utilization_1" Type="utilization" Version="1" Row="0" Column="0">
<GadgetParam Name="REPORTS" Type="string_list" Value="synth_1#synth_1_synth_report_utilization_0 "/>
<GadgetParam Name="RUN.STEP" Type="string" Value="synth_design"/>
<GadgetParam Name="RUN.TYPE" Type="string" Value="synthesis"/>
</Gadget>
<Gadget Name="utilization_2" Type="utilization" Version="1" Row="1" Column="1">
<GadgetParam Name="REPORTS" Type="string_list" Value="impl_1#impl_1_place_report_utilization_0 "/>
</Gadget>
</Gadgets>
</Dashboard>
<CurrentDashboard>default_dashboard</CurrentDashboard>
</Dashboards>
</DashboardSummary>
</Project>

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