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inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<FIFO_PRIMITIVE>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;2-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;1-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;2-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Multiplexers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;2-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR><BR>=========================================================================<BR>Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;2-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>&nbsp;Flip-Flops&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Low&nbsp;Level&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Optimizing&nbsp;unit&nbsp;<FIFO_PRIMITIVE>&nbsp;...<BR><BR>Mapping&nbsp;all&nbsp;equations...<BR>Building&nbsp;and&nbsp;optimizing&nbsp;final&nbsp;netlist&nbsp;...<BR>Found&nbsp;area&nbsp;constraint&nbsp;ratio&nbsp;of&nbsp;100&nbsp;(+&nbsp;5)&nbsp;on&nbsp;block&nbsp;fifo_primitive,&nbsp;actual&nbsp;ratio&nbsp;is&nbsp;0.<BR><BR>Final&nbsp;Macro&nbsp;Processing&nbsp;...<BR><BR>=========================================================================<BR>Final&nbsp;Register&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>&nbsp;Flip-Flops&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Partition&nbsp;Report&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Partition&nbsp;Implementation&nbsp;Status<BR>-------------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>-------------------------------<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Design&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Top&nbsp;Level&nbsp;Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;fifo_primitive.ngc<BR><BR>Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage:<BR>------------------------------<BR>#&nbsp;BELS&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;9<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GND&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT2&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;5<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;VCC&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;FlipFlops/Latches&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDP&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>#&nbsp;RAMS&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR><BR>Device&nbsp;utilization&nbsp;summary:<BR>---------------------------<BR><BR>Selected&nbsp;Device&nbsp;:&nbsp;6vlx240tff1156-1&nbsp;<BR><BR><BR>Slice&nbsp;Logic&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;Slice&nbsp;Registers:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;301440&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;Slice&nbsp;LUTs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;7&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;used&nbsp;as&nbsp;Logic:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;7&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;10<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;7&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;10&nbsp;&nbsp;&nbsp;&nbsp;70%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;10&nbsp;&nbsp;&nbsp;&nbsp;30%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;10&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;72<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;FIFO&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(reset_i)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;4&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>-----------------------------------+------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>No&nbsp;asynchronous&nbsp;control&nbsp;signals&nbsp;found&nbsp;in&nbsp;this&nbsp;design<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;1.842ns&nbsp;(Maximum&nbsp;Frequency:&nbsp;542.888MHz)<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;1.109ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;2.145ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;0.250ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;1.842ns&nbsp;(frequency:&nbsp;542.888MHz)<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;9&nbsp;/&nbsp;6<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.842ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;reset_i&nbsp;(FF)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1_inst&nbsp;(UNKNOWN)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;reset_i&nbsp;to&nbsp;FIFO18E1_inst<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDP:C-&gt;Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.450&nbsp;&nbsp;reset_i&nbsp;(reset_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT2:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.399&nbsp;&nbsp;push_i1&nbsp;(push_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1:WREN&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.550&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1_inst<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.842ns&nbsp;(0.993ns&nbsp;logic,&nbsp;0.849ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(53.9%&nbsp;logic,&nbsp;46.1%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;5&nbsp;/&nbsp;5<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.109ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;push&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1_inst&nbsp;(UNKNOWN)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;push&nbsp;to&nbsp;FIFO18E1_inst<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT2:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.399&nbsp;&nbsp;push_i1&nbsp;(push_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1:WREN&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.550&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1_inst<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.109ns&nbsp;(0.710ns&nbsp;logic,&nbsp;0.399ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(64.0%&nbsp;logic,&nbsp;36.0%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;42&nbsp;/&nbsp;36<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.145ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;reset_i&nbsp;(FF)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;nopush&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;reset_i&nbsp;to&nbsp;nopush<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDP:C-&gt;Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.432&nbsp;&nbsp;reset_i&nbsp;(reset_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1:RST-&gt;WRERR&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.853&nbsp;&nbsp;&nbsp;0.417&nbsp;&nbsp;FIFO18E1_inst&nbsp;(wrerr_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;nopush1&nbsp;(nopush)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.145ns&nbsp;(1.296ns&nbsp;logic,&nbsp;0.849ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(60.4%&nbsp;logic,&nbsp;39.6%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;2&nbsp;/&nbsp;2<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.250ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;pop&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;nopop&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;pop&nbsp;to&nbsp;nopop<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;nopop1&nbsp;(nopop)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.250ns&nbsp;(0.250ns&nbsp;logic,&nbsp;0.000ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(100.0%&nbsp;logic,&nbsp;0.0%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;clk<BR>---------------+---------+---------+---------+---------+<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<BR>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<BR>---------------+---------+---------+---------+---------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;1.842|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------+---------+---------+---------+---------+<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;4.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;3.94&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;239608&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
/log/fifo/generic_fifo_sum.html
0,0 → 1,176
<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">
<HTML><HEAD><TITLE>Xilinx Design Summary</TITLE>
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<TD colSpan=4 align=center><B>modulus_ram_asym Project Status (03/06/2013
- 15:20:55)</B></TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Project File:</B></TD>
<TD>RAMtest.xise</TD>
<TD bgColor=#ffff99><B>Parser Errors:</B></TD>
<TD>No Errors </TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Module Name:</B></TD>
<TD>fifo_generic</TD>
<TD bgColor=#ffff99><B>Implementation State:</B></TD>
<TD>Synthesized</TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Target Device:</B></TD>
<TD>xc6vlx240t-1ff1156</TD>
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<UL>
<LI><B>Errors:</B></LI></UL></TD>
<TD>No Errors</TD></TR>
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<TD bgColor=#ffff99><B>Product Version:</B></TD>
<TD>ISE 12.4</TD>
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<UL>
<LI><B>Warnings:</B></LI></UL></TD>
<TD align=left><A
HREF_DISABLED="D:/Dropbox/ISE/RAMtest\_xmsgs/*.xmsgs?&amp;DataKey=Warning">1
Warning (0 new)</A></TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Design Goal:</B></DIF></TD>
<TD>Balanced</TD>
<TD bgColor=#ffff99>
<UL>
<LI><B>Routing Results:</B></LI></UL></TD>
<TD>&nbsp;</TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Design Strategy:</B></DIF></TD>
<TD><A
HREF_DISABLED="Xilinx Default (unlocked)?&amp;DataKey=Strategy">Xilinx
Default (unlocked)</A></TD>
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<UL>
<LI><B>Timing Constraints:</B></LI></UL></TD>
<TD>&nbsp;</TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Environment:</B></DIF></TD>
<TD><A
HREF_DISABLED="D:/Dropbox/ISE/RAMtest\fifo_generic_envsettings.html">System
Settings</A> </TD>
<TD bgColor=#ffff99>
<UL>
<LI><B>Final Timing Score:</B></LI></UL></TD>
<TD>&nbsp;&nbsp;</TD></TR></TBODY></TABLE>&nbsp;<BR>
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<TBODY>
<TR align=center bgColor=#99ccff>
<TD colSpan=4 align=center><B>Device Utilization Summary (estimated
values)</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=DeviceUtilizationSummary(estimatedvalues)"><B>[-]</B></A></TD></TR>
<TR align=center bgColor=#ffff99>
<TD align=left><B>Logic Utilization</B></TD>
<TD><B>Used</B></TD>
<TD><B>Available</B></TD>
<TD colSpan=2><B>Utilization</B></TD></TR>
<TR align=right>
<TD align=left>Number of Slice Registers</TD>
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<TR align=right>
<TD align=left>Number of Slice LUTs</TD>
<TD align=right>32</TD>
<TD align=right>150720</TD>
<TD colSpan=2 align=right>0%</TD></TR>
<TR align=right>
<TD align=left>Number of fully used LUT-FF pairs</TD>
<TD align=right>15</TD>
<TD align=right>32</TD>
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<TR align=right>
<TD align=left>Number of bonded IOBs</TD>
<TD align=right>0</TD>
<TD align=right>600</TD>
<TD colSpan=2 align=right>0%</TD></TR>
<TR align=right>
<TD align=left>Number of Block RAM/FIFO</TD>
<TD align=right>1</TD>
<TD align=right>416</TD>
<TD colSpan=2 align=right>0%</TD></TR></TBODY></TABLE>&nbsp;<BR>
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<TD colSpan=6 align=center><B>Detailed Reports</B></TD>
<TD width="10%" align=right><A
HREF_DISABLED="?&amp;ExpandedTable=DetailedReports"><B>[-]</B></A></TD></TR>
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<TD><B>Report Name</B></TD>
<TD><B>Status</B></TD>
<TD><B>Generated</B></TD>
<TD align=left><B>Errors</B></TD>
<TD align=left><B>Warnings</B></TD>
<TD colSpan=2 align=left><B>Infos</B></TD></TR>
<TR align=left>
<TD><A HREF_DISABLED="D:/Dropbox/ISE/RAMtest\fifo_generic.syr">Synthesis
Report</A></TD>
<TD>Current</TD>
<TD>wo 6. mrt 15:20:55 2013</TD>
<TD align=left>0</TD>
<TD align=left><A
HREF_DISABLED="D:/Dropbox/ISE/RAMtest\_xmsgs/xst.xmsgs?&amp;DataKey=Warning">1
Warning (0 new)</A></TD>
<TD colSpan=2 align=left><A
HREF_DISABLED="D:/Dropbox/ISE/RAMtest\_xmsgs/xst.xmsgs?&amp;DataKey=Info">2
Infos (1 new)</A></TD></TR>
<TR align=left>
<TD>Translation Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Map Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Place and Route Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Power Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Post-PAR Static Timing Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Bitgen Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR></TBODY></TABLE>&nbsp;<BR>
<TABLE border=1 cellSpacing=0 cellPadding=3 width="100%">
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<TR align=center bgColor=#99ccff>
<TD colSpan=3 align=center><B>Secondary Reports</B></TD>
<TD width="10%" align=right><A
HREF_DISABLED="?&amp;ExpandedTable=SecondaryReports"><B>[-]</B></A></TD></TR>
<TR bgColor=#ffff99>
<TD><B>Report Name</B></TD>
<TD><B>Status</B></TD>
<TD colSpan=2><B>Generated</B></TD></TR></TBODY></TABLE><BR>
<CENTER><B>Date Generated:</B> 03/06/2013 - 15:20:55</CENTER></BODY></HTML>
/log/fifo/generic_fifo_syn.html
0,0 → 1,5
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<HTML><HEAD><TITLE>Synthesis Report</TITLE>
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inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR> inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_GENERIC>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;33x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;6<BR>&nbsp;1-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>&nbsp;32-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;6-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>#&nbsp;Comparators&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<DPRAM_GENERIC>.<BR>INFO:Xst:3040&nbsp;-&nbsp;The&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;will&nbsp;be&nbsp;implemented&nbsp;as&nbsp;a&nbsp;BLOCK&nbsp;RAM,&nbsp;absorbing&nbsp;the&nbsp;following&nbsp;register(s):&nbsp;<DOUT><BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;ram_type&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Block&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Port&nbsp;A&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;aspect&nbsp;ratio&nbsp;&nbsp;&nbsp;|&nbsp;33-word&nbsp;x&nbsp;32-bit&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&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RD_ADDR>.<BR>The&nbsp;following&nbsp;registers&nbsp;are&nbsp;absorbed&nbsp;into&nbsp;counter&nbsp;<WR_ADDR>:&nbsp;1&nbsp;register&nbsp;on&nbsp;signal&nbsp;<WR_ADDR>.<BR>Unit&nbsp;<FIFO_GENERIC>&nbsp;synthesized&nbsp;(advanced).<BR><BR>=========================================================================<BR>Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;33x32-bit&nbsp;dual-port&nbsp;block&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;6-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Counters&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;up&nbsp;counter&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>&nbsp;Flip-Flops&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>#&nbsp;Comparators&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Low&nbsp;Level&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Optimizing&nbsp;unit&nbsp;<FIFO_GENERIC>&nbsp;...<BR><BR>Mapping&nbsp;all&nbsp;equations...<BR>Building&nbsp;and&nbsp;optimizing&nbsp;final&nbsp;netlist&nbsp;...<BR>Found&nbsp;area&nbsp;constraint&nbsp;ratio&nbsp;of&nbsp;100&nbsp;(+&nbsp;5)&nbsp;on&nbsp;block&nbsp;fifo_generic,&nbsp;actual&nbsp;ratio&nbsp;is&nbsp;0.<BR><BR>Final&nbsp;Macro&nbsp;Processing&nbsp;...<BR><BR>=========================================================================<BR>Final&nbsp;Register&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;15<BR>&nbsp;Flip-Flops&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;15<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;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ogic:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;17&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;53%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;&nbsp;&nbsp;15&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;46%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;72<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(nopush)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;16&nbsp;&nbsp;&nbsp;&nbsp;|<BR>-----------------------------------+------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>No&nbsp;asynchronous&nbsp;control&nbsp;signals&nbsp;found&nbsp;in&nbsp;this&nbsp;design<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;3.673ns&nbsp;(Maximum&nbsp;Frequency:&nbsp;272.257MHz)<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;1.304ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;2.301ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;No&nbsp;path&nbsp;found<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;3.673ns&nbsp;(frequency:&nbsp;272.257MHz)<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;834&nbsp;/&nbsp;53<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3.673ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;4)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_addr_4&nbsp;(FF)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_addr_1&nbsp;(FF)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;wr_addr_4&nbsp;to&nbsp;wr_addr_1<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:C-&gt;Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.802&nbsp;&nbsp;wr_addr_4&nbsp;(wr_addr_4)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.497&nbsp;&nbsp;Result&lt;4&gt;11&nbsp;(Result&lt;4&gt;1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;full1&nbsp;(full1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.444&nbsp;&nbsp;full4&nbsp;(full)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.426&nbsp;&nbsp;Mcount_wr_addr_val1&nbsp;(Mcount_wr_addr_val)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:R&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.434&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_addr_0<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3.673ns&nbsp;(1.081ns&nbsp;logic,&nbsp;2.592ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(29.4%&nbsp;logic,&nbsp;70.6%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;75&nbsp;/&nbsp;59<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.304ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;reset&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_addr_1&nbsp;(FF)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;reset&nbsp;to&nbsp;rd_addr_1<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.426&nbsp;&nbsp;Mcount_rd_addr_val1&nbsp;(Mcount_rd_addr_val)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:R&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.434&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_addr_0<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.304ns&nbsp;(0.878ns&nbsp;logic,&nbsp;0.426ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(67.3%&nbsp;logic,&nbsp;32.7%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;85&nbsp;/&nbsp;36<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.301ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;3)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_addr_4&nbsp;(FF)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;full&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;wr_addr_4&nbsp;to&nbsp;full<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:C-&gt;Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.802&nbsp;&nbsp;wr_addr_4&nbsp;(wr_addr_4)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.497&nbsp;&nbsp;Result&lt;4&gt;11&nbsp;(Result&lt;4&gt;1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;full1&nbsp;(full1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;full4&nbsp;(full)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.301ns&nbsp;(0.579ns&nbsp;logic,&nbsp;1.722ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(25.2%&nbsp;logic,&nbsp;74.8%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;clk<BR>---------------+---------+---------+---------+---------+<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<BR>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<BR>---------------+---------+---------+---------+---------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;3.673|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------+---------+---------+---------+---------+<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;7.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;6.56&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;234232&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
/log/fifo/xil_prim_fifo_sum.html
0,0 → 1,173
<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">
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<TD colSpan=4 align=center><B>operand_ram Project Status (03/06/2013 -
15:11:48)</B></TD></TR>
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<TD bgColor=#ffff99><B>Project File:</B></TD>
<TD>mod_exp_core.xise</TD>
<TD bgColor=#ffff99><B>Parser Errors:</B></TD>
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<TD bgColor=#ffff99><B>Module Name:</B></TD>
<TD>fifo_primitive</TD>
<TD bgColor=#ffff99><B>Implementation State:</B></TD>
<TD>Synthesized</TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Target Device:</B></TD>
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<TD bgColor=#ffff99><B>Product Version:</B></TD>
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<TD align=left>No Warnings</TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Design Goal:</B></DIF></TD>
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<UL>
<LI><B>Routing Results:</B></LI></UL></TD>
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<TR align=left>
<TD bgColor=#ffff99><B>Design Strategy:</B></DIF></TD>
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HREF_DISABLED="Xilinx Default (unlocked)?&amp;DataKey=Strategy">Xilinx
Default (unlocked)</A></TD>
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<LI><B>Timing Constraints:</B></LI></UL></TD>
<TD>&nbsp;</TD></TR>
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<TD bgColor=#ffff99><B>Environment:</B></DIF></TD>
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HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\fifo_primitive_envsettings.html">System
Settings</A> </TD>
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<LI><B>Final Timing Score:</B></LI></UL></TD>
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<TD colSpan=4 align=center><B>Device Utilization Summary (estimated
values)</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=DeviceUtilizationSummary(estimatedvalues)"><B>[-]</B></A></TD></TR>
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<TD align=left>Number of Slice Registers</TD>
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<TD align=left>Number of Slice LUTs</TD>
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<TD align=left>Number of fully used LUT-FF pairs</TD>
<TD align=right>0</TD>
<TD align=right>10</TD>
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<TR align=right>
<TD align=left>Number of bonded IOBs</TD>
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<TD align=right>600</TD>
<TD colSpan=2 align=right>0%</TD></TR>
<TR align=right>
<TD align=left>Number of Block RAM/FIFO</TD>
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<TD colSpan=6 align=center><B>Detailed Reports</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=DetailedReports"><B>[-]</B></A></TD></TR>
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<TD><B>Report Name</B></TD>
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<TD><B>Generated</B></TD>
<TD align=left><B>Errors</B></TD>
<TD align=left><B>Warnings</B></TD>
<TD colSpan=2 align=left><B>Infos</B></TD></TR>
<TR align=left>
<TD><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\fifo_primitive.syr">Synthesis
Report</A></TD>
<TD>Current</TD>
<TD>wo 6. mrt 15:11:46 2013</TD>
<TD align=left>0</TD>
<TD align=left>0</TD>
<TD colSpan=2 align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/xst.xmsgs?&amp;DataKey=Info">1
Info (0 new)</A></TD></TR>
<TR align=left>
<TD>Translation Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Map Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Place and Route Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Power Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Post-PAR Static Timing Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Bitgen Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
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<TD colSpan=3 align=center><B>Secondary Reports</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=SecondaryReports"><B>[-]</B></A></TD></TR>
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<TD><B>Report Name</B></TD>
<TD><B>Status</B></TD>
<TD colSpan=2><B>Generated</B></TD></TR></TBODY></TABLE><BR>
<CENTER><B>Date Generated:</B> 03/06/2013 - 15:11:48</CENTER></BODY></HTML>
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0,0 → 1,5
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inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_MEM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<RESULT_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;120.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;3&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_RAM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MODULUS_RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> 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BR>Optimizing&nbsp;unit&nbsp;<OPERAND_RAM>&nbsp;...<BR><BR>Optimizing&nbsp;unit&nbsp;<MODULUS_RAM>&nbsp;...<BR><BR>Mapping&nbsp;all&nbsp;equations...<BR>Building&nbsp;and&nbsp;optimizing&nbsp;final&nbsp;netlist&nbsp;...<BR>Found&nbsp;area&nbsp;constraint&nbsp;ratio&nbsp;of&nbsp;100&nbsp;(+&nbsp;5)&nbsp;on&nbsp;block&nbsp;operand_mem,&nbsp;actual&nbsp;ratio&nbsp;is&nbsp;0.<BR><BR>Final&nbsp;Macro&nbsp;Processing&nbsp;...<BR><BR>=========================================================================<BR>Final&nbsp;Register&nbsp;Report<BR><BR>Found&nbsp;no&nbsp;macro<BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Partition&nbsp;Report&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Partition&nbsp;Implementation&nbsp;Status<BR>-------------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>-------------------------------<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Design&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Top&nbsp;Level&nbsp;Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;operand_mem.ngc<BR><BR>Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage:<BR>------------------------------<BR>#&nbsp;BELS&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;58<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GND&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;7<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;7<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;37<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;VCC&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;6<BR>#&nbsp;RAMS&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR><BR>Device&nbsp;utilization&nbsp;summary:<BR>---------------------------<BR><BR>Selected&nbsp;Device&nbsp;:&nbsp;6vlx240tff1156-1&nbsp;<BR><BR><BR>Slice&nbsp;Logic&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;Slice&nbsp;LUTs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;used&nbsp;as&nbsp;Logic:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;&nbsp;100%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;45&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4690<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;96&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;23%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;96<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;96&nbsp;&nbsp;&nbsp;&nbsp;|<BR>-----------------------------------+---------------------------------------------------------------------------------------------------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR>Control&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR>xil_prim_RAM.m_ram_xil/modulus_0/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_0/BU2/XST_GND:G)|&nbsp;NONE(xil_prim_RAM.m_ram_xil/modulus_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.m_ram_xil/modulus_1/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_1/BU2/XST_GND:G)|&nbsp;NONE(xil_prim_RAM.m_ram_xil/modulus_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.m_ram_xil/modulus_2/BU2/doutb(0)(xil_prim_RAM.m_ram_xil/modulus_2/BU2/XST_GND:G)|&nbsp;NONE(xil_prim_RAM.m_ram_xil/modulus_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.xy_ram_xil/op_0/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_0/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.xy_ram_xil/op_1/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_1/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(xil_prim_RAM.xy_ram_xil/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>xil_prim_RAM.xy_ram_xil/op_2/BU2/rdaddrecc(0)(xil_prim_RAM.xy_ram_xil/op_2/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------+-------+<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;No&nbsp;path&nbsp;found<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;1.518ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;2.779ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;0.444ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;5376&nbsp;/&nbsp;3072<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.518ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;5&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;5&gt;&nbsp;to&nbsp;xil_prim_RAM.xy_ram_xil/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;64&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.559&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/wea&lt;2&gt;1&nbsp;(xil_prim_RAM.xy_ram_xil/wea&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'xil_prim_RAM.xy_ram_xil/op_2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'BU2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:WEA3&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.515&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.518ns&nbsp;(0.959ns&nbsp;logic,&nbsp;0.559ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(63.2%&nbsp;logic,&nbsp;36.8%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;96&nbsp;/&nbsp;32<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.779ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;xil_prim_RAM.xy_ram_xil/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOBDO1&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;U0/blk_mem_generator/valid.cstr/ramloop[15].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(doutb(31))<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;scope:&nbsp;'BU2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;end&nbsp;scope:&nbsp;'xil_prim_RAM.xy_ram_xil/op_0'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/Mmux_result_out251&nbsp;(data_out&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.779ns&nbsp;(2.141ns&nbsp;logic,&nbsp;0.638ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(77.0%&nbsp;logic,&nbsp;23.0%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;67&nbsp;/&nbsp;33<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.444ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;5&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;5&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;xil_prim_RAM.xy_ram_xil/Mmux_result_out110&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.444ns&nbsp;(0.444ns&nbsp;logic,&nbsp;0.000ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(100.0%&nbsp;logic,&nbsp;0.0%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;22.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;21.76&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;238904&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
/log/operand_mem/asym_sum.html
0,0 → 1,172
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<TD colSpan=4 align=center><B>operand_ram Project Status (03/06/2013 -
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0,0 → 1,172
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no&nbsp;macro.<BR>Unit&nbsp;<TDPRAMBLOCK_ASYM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<TDPRAM_ASYM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpram_asym.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depthB&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;widthA&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;device&nbsp;=&nbsp;"xilinx"<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;64x2:4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTB>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTA>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR> inferred&nbsp;&nbsp;34&nbsp;D-type&nbsp;flip-flop(s).<BR> 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inferred&nbsp;&nbsp;&nbsp;3&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MODULUS_RAM_ASYM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<DPRAMBLOCK_ASYM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpramblock_asym.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;512<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;device&nbsp;=&nbsp;"xilinx"<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> 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sp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;&nbsp;100%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4690<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;96&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;23%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;96<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram)|&nbsp;96&nbsp;&nbsp;&nbsp;&nbsp;|<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>No&nbsp;asynchronous&nbsp;control&nbsp;signals&nbsp;found&nbsp;in&nbsp;this&nbsp;design<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;No&nbsp;path&nbsp;found<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;1.518ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;2.722ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;0.444ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;4704&nbsp;/&nbsp;3168<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.518ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;5&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;5&gt;&nbsp;to&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;64&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.559&nbsp;&nbsp;asym_RAM.xy_ram_asym/Mmux_multiple_full_blocks.weA_RAM&lt;2&gt;11&nbsp;(asym_RAM.xy_ram_asym/multiple_full_blocks.weA_RAM&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:WEA0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.515&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.518ns&nbsp;(0.959ns&nbsp;logic,&nbsp;0.559ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(63.2%&nbsp;logic,&nbsp;36.8%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;3168&nbsp;/&nbsp;3104<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.722ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOADO1&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.581&nbsp;&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram&nbsp;(asym_RAM.xy_ram_asym/multiple_full_blocks.doutA_RAM&lt;0&gt;&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;asym_RAM.xy_ram_asym/Mmux_result_out251&nbsp;(data_out&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.722ns&nbsp;(2.141ns&nbsp;logic,&nbsp;0.581ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(78.7%&nbsp;logic,&nbsp;21.3%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;67&nbsp;/&nbsp;33<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.444ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;5&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;5&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;asym_RAM.xy_ram_asym/Mmux_result_out110&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.444ns&nbsp;(0.444ns&nbsp;logic,&nbsp;0.000ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(100.0%&nbsp;logic,&nbsp;0.0%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;40.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;40.28&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;270976&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;4&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
/log/operand_mem/generic_syn.html
0,0 → 1,5
<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">
<HTML><HEAD><TITLE>Synthesis Report</TITLE>
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inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_MEM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_RAM_GEN>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram_gen.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;48-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<ADDRB[5]_X_8_O_WIDE_MUX_59_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;174.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;greater&nbsp;for&nbsp;signal&nbsp;<ADDRB[5]_PWR_8_O_LESSTHAN_59_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;174<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR> inferred&nbsp;&nbsp;51&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_RAM_GEN>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<TDPRAM_GENERIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTB>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTA>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR> inferred&nbsp;&nbsp;64&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<TDPRAM_GENERIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MODULUS_RAM_GEN>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram_gen.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;48&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MODULUS_RAM_GEN>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<DPRAM_GENERIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR> inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_GENERIC>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR>&nbsp;2x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>&nbsp;4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;144<BR>&nbsp;32-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;144<BR>#&nbsp;Comparators&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;6-bit&nbsp;comparator&nbsp;greater&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Multiplexers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;197<BR>&nbsp;1-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;98<BR>&nbsp;2-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;32-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;97<BR>&nbsp;32-bit&nbsp;48-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<DPRAM_GENERIC>.<BR>INFO:Xst:3040&nbsp;-&nbsp;The&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;will&nbsp;be&nbsp;implemented&nbsp;as&nbsp;a&nbsp;BLOCK&nbsp;RAM,&nbsp;absorbing&nbsp;the&nbsp;following&nbsp;register(s):&nbsp;<DOUT><BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;ram_type&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Block&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Port&nbsp;A&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;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bsp;found<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;2.133ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;4.472ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;2.140ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;8928&nbsp;/&nbsp;5664<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.133ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;1&gt;&nbsp;to&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.684&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_weA_RAM&lt;13&gt;111&nbsp;(gen_RAM.xy_ram_gen/N35)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.419&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_weA_RAM&lt;1&gt;11&nbsp;(gen_RAM.xy_ram_gen/weA_RAM&lt;1&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:WEA0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.515&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.133ns&nbsp;(1.030ns&nbsp;logic,&nbsp;1.103ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(48.3%&nbsp;logic,&nbsp;51.7%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;5632&nbsp;/&nbsp;3104<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.472ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOBDO31&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;(gen_RAM.xy_ram_gen/doutB_RAM&lt;26&gt;&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_11121&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_11121)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_624&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_624)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7_23&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f724)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB251&nbsp;(gen_RAM.xy_ram_gen/Mmux_doutB25)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB25_f7&nbsp;(data_out&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.472ns&nbsp;(2.773ns&nbsp;logic,&nbsp;1.699ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(62.0%&nbsp;logic,&nbsp;38.0%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;1827&nbsp;/&nbsp;33<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;1&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_111&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_111)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_6&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_6)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB110&nbsp;(gen_RAM.xy_ram_gen/Mmux_doutB1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB1_f7&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(1.079ns&nbsp;logic,&nbsp;1.061ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(50.4%&nbsp;logic,&nbsp;49.6%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;41.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;41.06&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;277112&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
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0,0 → 1,172
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<TD>xc6vlx240t-1ff1156</TD>
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<UL>
<LI><B>Errors:</B></LI></UL></TD>
<TD>No Errors</TD></TR>
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<TD bgColor=#ffff99><B>Product Version:</B></TD>
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Warnings (0 new)</A></TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Design Goal:</B></DIF></TD>
<TD>Balanced</TD>
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<UL>
<LI><B>Routing Results:</B></LI></UL></TD>
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<TR align=left>
<TD bgColor=#ffff99><B>Design Strategy:</B></DIF></TD>
<TD><A
HREF_DISABLED="Xilinx Default (unlocked)?&amp;DataKey=Strategy">Xilinx
Default (unlocked)</A></TD>
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<LI><B>Timing Constraints:</B></LI></UL></TD>
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<TD bgColor=#ffff99><B>Environment:</B></DIF></TD>
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Settings</A> </TD>
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<LI><B>Final Timing Score:</B></LI></UL></TD>
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<TD colSpan=4 align=center><B>Device Utilization Summary (estimated
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<TD colSpan=6 align=center><B>Detailed Reports</B></TD>
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Report</A></TD>
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Info (0 new)</A></TD></TR>
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<TD>Translation Report</TD>
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<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Map Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Place and Route Report</TD>
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<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
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<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Power Report</TD>
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<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Post-PAR Static Timing Report</TD>
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<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Bitgen Report</TD>
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<CENTER><B>Date Generated:</B> 03/06/2013 - 15:02:24</CENTER></BODY></HTML>
/log/mod_sim_exp_core/ver010_msec_syn.html
0,0 → 1,5
<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">
<HTML><HEAD><TITLE>Synthesis Report</TITLE>
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<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis&nbsp;Report</B><P></P><B><CENTER>di&nbsp;26.&nbsp;feb&nbsp;15:21:57&nbsp;2013</CENTER></B><BR><HR><BR>Release&nbsp;12.4&nbsp;-&nbsp;xst&nbsp;M.81d&nbsp;(nt)<BR>Copyright&nbsp;(c)&nbsp;1995-2010&nbsp;Xilinx,&nbsp;Inc.&nbsp;&nbsp;All&nbsp;rights&nbsp;reserved.<BR>--&gt;&nbsp;Parameter&nbsp;TMPDIR&nbsp;set&nbsp;to&nbsp;xst/projnav.tmp<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.11&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Parameter&nbsp;xsthdpdir&nbsp;set&nbsp;to&nbsp;xst<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.11&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Reading&nbsp;design:&nbsp;mod_sim_exp_core.prj<BR><BR>TABLE&nbsp;OF&nbsp;CONTENTS<BR>&nbsp;&nbsp;1)&nbsp;Synthesis&nbsp;Options&nbsp;Summary<BR>&nbsp;&nbsp;2)&nbsp;HDL&nbsp;Parsing<BR>&nbsp;&nbsp;3)&nbsp;HDL&nbsp;Elaboration<BR>&nbsp;&nbsp;4)&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.1)&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;5)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.1)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;6)&nbsp;Low&nbsp;Level&nbsp;Synthesis<BR>&nbsp;&nbsp;7)&nbsp;Partition&nbsp;Report<BR>&nbsp;&nbsp;8)&nbsp;Design&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.1)&nbsp;Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.2)&nbsp;Device&nbsp;utilization&nbsp;summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.3)&nbsp;Partition&nbsp;Resource&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4)&nbsp;Timing&nbsp;Report<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.1)&nbsp;Clock&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.2)&nbsp;Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.3)&nbsp;Timing&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.4)&nbsp;Timing&nbsp;Details<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.5)&nbsp;Cross&nbsp;Clock&nbsp;Domains&nbsp;Report<BR><BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Synthesis&nbsp;Options&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR>----&nbsp;Source&nbsp;Parameters<BR>Input&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"mod_sim_exp_core.prj"<BR>Input&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;mixed<BR>Ignore&nbsp;Synthesis&nbsp;Constraint&nbsp;File&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR><BR>----&nbsp;Target&nbsp;Parameters<BR>Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"mod_sim_exp_core"<BR>Output&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NGC<BR>Target&nbsp;Device&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;xc6vlx240t-1-ff1156<BR><BR>----&nbsp;Source&nbsp;Options<BR>Top&nbsp;Module&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;mod_sim_exp_core<BR>Automatic&nbsp;FSM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>FSM&nbsp;Encoding&nbsp;Algorithm&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Safe&nbsp;Implementation&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR>FSM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;LUT<BR>RAM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>RAM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>ROM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>Shift&nbsp;Register&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>ROM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Resource&nbsp;Sharing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>Asynchronous&nbsp;To&nbsp;Synchronous&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Shift&nbsp;Register&nbsp;Minimum&nbsp;Size&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>Use&nbsp;DSP&nbsp;Block&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Automatic&nbsp;Register&nbsp;Balancing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR><BR>----&nbsp;Target&nbsp;Options<BR>LUT&nbsp;Combining&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Reduce&nbsp;Control&nbsp;Sets&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Add&nbsp;IO&nbsp;Buffers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Global&nbsp;Maximum&nbsp;Fanout&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100000<BR>Add&nbsp;Generic&nbsp;Clock&nbsp;Buffer(BUFG)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;32<BR>Register&nbsp;Duplication&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>Optimize&nbsp;Instantiated&nbsp;Primitives&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Use&nbsp;Clock&nbsp;Enable&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Use&nbsp;Synchronous&nbsp;Set&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Use&nbsp;Synchronous&nbsp;Reset&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Pack&nbsp;IO&nbsp;Registers&nbsp;into&nbsp;IOBs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Equivalent&nbsp;register&nbsp;Removal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR><BR>----&nbsp;General&nbsp;Options<BR>Optimization&nbsp;Goal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Area<BR>Optimization&nbsp;Effort&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>Power&nbsp;Reduction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Keep&nbsp;Hierarchy&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR>Netlist&nbsp;Hierarchy&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;As_Optimized<BR>RTL&nbsp;Output&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>Global&nbsp;Optimization&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;AllClockNets<BR>Read&nbsp;Cores&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>Write&nbsp;Timing&nbsp;Constraints&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Cross&nbsp;Clock&nbsp;Analysis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Hierarchy&nbsp;Separator&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;/<BR>Bus&nbsp;Delimiter&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&lt;&gt;<BR>Case&nbsp;Specifier&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Maintain<BR>Slice&nbsp;Utilization&nbsp;Ratio&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100<BR>BRAM&nbsp;Utilization&nbsp;Ratio&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100<BR>DSP48&nbsp;Utilization&nbsp;Ratio&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100<BR>Auto&nbsp;BRAM&nbsp;Packing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Slice&nbsp;Utilization&nbsp;Ratio&nbsp;Delta&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;5<BR><BR>----&nbsp;Other&nbsp;Options<BR>Cores&nbsp;Search&nbsp;Directories&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;{"../../SVN/mod_sim_exp/rtl/vhdl/core"&nbsp;&nbsp;}<BR><BR>=========================================================================<BR><BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;HDL&nbsp;Parsing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR>Analyzing&nbsp;Verilog&nbsp;file&nbsp;\"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_dp.v\"&nbsp;into&nbsp;library&nbsp;work<BR>Parsing&nbsp;module&nbsp;<OPERAND_DP>.<BR>Analyzing&nbsp;Verilog&nbsp;file&nbsp;\"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operands_sp.v\"&nbsp;into&nbsp;library&nbsp;work<BR>Parsing&nbsp;module&nbsp;<OPERANDS_SP>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/std_functions.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;package&nbsp;<STD_FUNCTIONS>.<BR>Parsing&nbsp;package&nbsp;body&nbsp;<STD_FUNCTIONS>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;package&nbsp;<MOD_SIM_EXP_PKG>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/cell_1b_mux.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<CELL_1B_MUX>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVIORAL>&nbsp;of&nbsp;entity&nbsp;<CELL_1B_MUX>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/cell_1b_adder.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<CELL_1B_ADDER>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVIORAL>&nbsp;of&nbsp;entity&nbsp;<CELL_1B_ADDER>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/d_flip_flop.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<D_FLIP_FLOP>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<D_FLIP_FLOP>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/cell_1b.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<CELL_1B>.<BR>Parsing&nbsp;architecture&nbsp;<STRUCTURAL>&nbsp;of&nbsp;entity&nbsp;<CELL_1B>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/standard_cell_block.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<STANDARD_CELL_BLOCK>.<BR>Parsing&nbsp;architecture&nbsp;<STRUCTURAL>&nbsp;of&nbsp;entity&nbsp;<STANDARD_CELL_BLOCK>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/register_n.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<REGISTER_N>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<REGISTER_N>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/register_1b.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<REGISTER_1B>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<REGISTER_1B>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/adder_block.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<ADDER_BLOCK>.<BR>Parsing&nbsp;architecture&nbsp;<STRUCTURAL>&nbsp;of&nbsp;entity&nbsp;<ADDER_BLOCK>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/sys_stage.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<SYS_STAGE>.<BR>Parsing&nbsp;architecture&nbsp;<STRUCTURAL>&nbsp;of&nbsp;entity&nbsp;<SYS_STAGE>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<SYS_LAST_CELL_LOGIC>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<SYS_LAST_CELL_LOGIC>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/sys_first_cell_logi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inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MOD_SIM_EXP_CORE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MONT_MULTIPLIER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mont_multiplier.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;split&nbsp;=&nbsp;true<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4x18-bit&nbsp;Read&nbsp;Only&nbsp;RAM&nbsp;for&nbsp;signal&nbsp;&lt;_n0015&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>Unit&nbsp;<MONT_MULTIPLIER>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<D_FLIP_FLOP>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/d_flip_flop.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<D_FLIP_FLOP>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<X_SHIFT_REG>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/x_shift_reg.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1536-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<X_REG>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;1536&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;1536&nbsp;Multiplexer(s).<BR>Unit&nbsp;<X_SHIFT_REG>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<STEPPING_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/stepping_logic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<STEPPING_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_1>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;7-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;7-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[6]_GND_12_O_ADD_2_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_12_O_SUB_1_OUT<31:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;79.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_12_O_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;79<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;8&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_1>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_2>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;11-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;11-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[10]_GND_38_O_ADD_2_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_38_O_SUB_1_OUT<31:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;79.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_38_O_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;79<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;12&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_2>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_3>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[0]_PWR_15_O_ADD_2_OUT<0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_3>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_PIPELINE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;split&nbsp;=&nbsp;true<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<MY_COUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<XOUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<QOUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<START_STAGE<32>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;270.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<R_SEL_L>&nbsp;created&nbsp;at&nbsp;line&nbsp;304.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;11&nbsp;Multiplexer(s).<BR>Unit&nbsp;<SYS_PIPELINE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_STAGE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_stage.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<SYS_STAGE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<ADDER_BLOCK>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/adder_block.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<ADDER_BLOCK>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B_ADDER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b_adder.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>Unit&nbsp;<CELL_1B_ADDER>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<STANDARD_CELL_BLOCK>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/standard_cell_block.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<STANDARD_CELL_BLOCK>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<CELL_1B>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B_MUX>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b_mux.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<RESULT>&nbsp;created&nbsp;at&nbsp;line&nbsp;72.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<CELL_1B_MUX>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<REGISTER_N>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/register_n.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;16-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;16&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<REGISTER_N>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<REGISTER_1B>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/register_1b.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<REGISTER_1B>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_FIRST_CELL_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_first_cell_logic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>Unit&nbsp;<SYS_FIRST_CELL_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_LAST_CELL_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd".<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd"&nbsp;line&nbsp;86:&nbsp;Output&nbsp;port&nbsp;<R>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<REDUCTION_ADDER>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<SYS_LAST_CELL_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_MEM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_MEM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<RESULT_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;120.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;3&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_RAM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MODULUS_RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MODULUS_RAM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<FIFO_PRIMITIVE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/fifo_primitive.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RESET_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RESET_PROC.CLK_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<GND_108_O_GND_108_O_SUB_2_OUT<1:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;100.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;3&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<FIFO_PRIMITIVE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MONT_CTRL>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mont_ctrl.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;3-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_UP_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<CALC_TIME_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_D>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;3-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<START_UP_COUNTER[2]_GND_114_O_ADD_0_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;128.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;5&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;5&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MONT_CTRL>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<AUTORUN_CNTRL>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/autorun_cntrl.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<BIT_COUNTER_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RUNNING_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_MULTIPLIER_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_CYCLE_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<MULT_DONE_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<CYCLE_COUNTER_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<GND_115_O_GND_115_O_SUB_4_OUT<3:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;113.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;16-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<E0_BIT_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;122.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;16-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<E1_BIT_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;123.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;9&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;7&nbsp;Multiplexer(s).<BR>Unit&nbsp;<AUTORUN_CNTRL>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;4x18-bit&nbsp;single-port&nbsp;Read&nbsp;Only&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;8<BR>&nbsp;1-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;11-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;2-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;3-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;32-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;4-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;7-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;695<BR>&nbsp;1-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;593<BR>&nbsp;11-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;1536-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;16-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR>&nbsp;2-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;3-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;4-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp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nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Reading&nbsp;core&nbsp;&lt;../../SVN/mod_sim_exp/rtl/vhdl/core/operand_dp.ngc&gt;.<BR>Reading&nbsp;core&nbsp;&lt;../../SVN/mod_sim_exp/rtl/vhdl/core/operands_sp.ngc&gt;.<BR>Loading&nbsp;core&nbsp;<OPERAND_DP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<OP_0>.<BR>Loading&nbsp;core&nbsp;<OPERAND_DP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<OP_1>.<BR>Loading&nbsp;core&nbsp;<OPERAND_DP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<OP_2>.<BR>Loading&nbsp;core&nbsp;<OPERANDS_SP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<MODULUS_0>.<BR>Loading&nbsp;core&nbsp;<OPERANDS_SP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<MODULUS_1>.<BR>Loading&nbsp;core&nbsp;<OPERANDS_SP>&nbsp;for&nbsp;timing&nbsp;and&nbsp;area&nbsp;information&nbsp;for&nbsp;instance&nbsp;<MODULUS_2>.<BR>WARNING:Xst:1290&nbsp;-&nbsp;Hierarchical&nbsp;block&nbsp;<CARRY_REG>&nbsp;is&nbsp;unconnected&nbsp;in&nbsp;block&nbsp;<MY_ADDER>.<BR>&nbsp;&nbsp;&nbsp;It&nbsp;will&nbsp;be&nbsp;removed&nbsp;from&nbsp;the&nbsp;design.<BR>WARNING:Xst:1290&nbsp;-&nbsp;Hierarchical&nbsp;block&nbsp;<XOUT_REG>&nbsp;is&nbsp;unconnected&nbsp;in&nbsp;block&nbsp;<PIPELINE_STAGES[95].STAGE>.<BR>&nbsp;&nbsp;&nbsp;It&nbsp;will&nbsp;be&nbsp;removed&nbsp;from&nbsp;the&nbsp;design.<BR>WARNING:Xst:1290&nbsp;-&nbsp;Hierarchical&nbsp;block&nbsp;<QOUT_REG>&nbsp;is&nbsp;unconnected&nbsp;in&nbsp;block&nbsp;<PIPELINE_STAGES[95].STAGE>.<BR>&nbsp;&nbsp;&nbsp;It&nbsp;will&nbsp;be&nbsp;removed&nbsp;from&nbsp;the&nbsp;design.<BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<COUNTER_SYNC_1>.<BR>The&nbsp;following&nbsp;registers&nbsp;are&nbsp;absorbed&nbsp;into&nbsp;counter&nbsp;<COUNT_PROC.STEPS_COUNTER>:&nbsp;1&nbsp;register&nbsp;on&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>Unit&nbsp;<COUNTER_SYNC_1>&nbsp;synthesized&nbsp;(advanced).<BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<COUNTER_SYNC_2>.<BR>The&nbsp;following&nbsp;registers&nbsp;are&nbsp;absorbed&nbsp;into&nbsp;counter&nbsp;<COUNT_PROC.STEPS_COUNTER>:&nbsp;1&nbsp;register&nbsp;on&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>Unit&nbsp;<COUNTER_SYNC_2>&nbsp;synthesized&nbsp;(advanced).<BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<COUNTER_SYNC_3>.<BR>The&nbsp;following&nbsp;registers&nbsp;are&nbsp;absorbed&nbsp;into&nbsp;counter&nbsp;<COUNT_PROC.STEPS_COUNTER_0>:&nbsp;1&nbsp;register&nbsp;on&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER_0>.<BR>Unit&nbsp;<COUNTER_SYNC_3>&nbsp;synthesized&nbsp;(advanced).<BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<MONT_MULTIPLIER>.<BR>INFO:Xst:3031&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;The&nbsp;RAM&nbsp;<MRAM__N0015>&nbsp;will&nbsp;be&nbsp;implemented&nbsp;on&nbsp;LUTs&nbsp;either&nbsp;because&nbsp;you&nbsp;have&nbsp;described&nbsp;an&nbsp;asynchronous&nbsp;read&nbsp;or&nbsp;because&nbsp;of&nbsp;currently&nbsp;unsupported&nbsp;block&nbsp;RAM&nbsp;features.&nbsp;If&nbsp;you&nbsp;have&nbsp;described&nbsp;an&nbsp;asynchronous&nbsp;read,&nbsp;making&nbsp;it&nbsp;synchronous&nbsp;would&nbsp;allow&nbsp;you&nbsp;to&nbsp;take&nbsp;advantage&nbsp;of&nbsp;available&nbsp;block&nbsp;RAM&nbsp;resources,&nbsp;for&nbsp;optimized&nbsp;device&nbsp;usage&nbsp;and&nbsp;improved&nbsp;timings.&nbsp;Please&nbsp;refer&nbsp;to&nbsp;your&nbsp;documentation&nbsp;for&nbsp;coding&nbsp;guidelines.<BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;ram_type&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Distributed&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Port&nbsp;A&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;aspect&nbsp;ratio&nbsp;&nbsp;&nbsp;|&nbsp;4-word&nbsp;x&nbsp;18-bit&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;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-----------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+----------------------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+----------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_multiplier/delay_1_cycle/dout)|&nbsp;3786&nbsp;&nbsp;|<BR>-----------------------------------+----------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>---------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------+<BR>Control&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>---------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------+<BR>the_memory/m_ram/modulus_0/BU2/doutb(0)(the_memory/m_ram/modulus_0/BU2/XST_GND:G)|&nbsp;NONE(the_memory/m_ram/modulus_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/m_ram/modulus_1/BU2/doutb(0)(the_memory/m_ram/modulus_1/BU2/XST_GND:G)|&nbsp;NONE(the_memory/m_ram/modulus_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/m_ram/modulus_2/BU2/doutb(0)(the_memory/m_ram/modulus_2/BU2/XST_GND:G)|&nbsp;NONE(the_memory/m_ram/modulus_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/xy_ram/op_0/BU2/rdaddrecc(0)(the_memory/xy_ram/op_0/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_memory/xy_ram/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/xy_ram/op_1/BU2/rdaddrecc(0)(the_memory/xy_ram/op_1/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/xy_ram/op_2/BU2/rdaddrecc(0)(the_memory/xy_ram/op_2/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_memory/xy_ram/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------+<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;5.964ns&nbsp;(Maximum&nbsp;Frequency:&nbsp;167.673MHz)<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;5.340ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;3.208ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;1.410ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;5.964ns&nbsp;(frequency:&nbsp;167.673MHz)<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;123290&nbsp;/&nbsp;9692<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.964ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;10)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[31].stage/reduction_adder/carry_reg/dout&nbsp;(FF)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;the_multiplier/systolic_array/pipeline_stages[31].stage/reduction_adder/carry_reg/dout&nbsp;to&nbsp;the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDC:C-&gt;Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[31].stage/reduction_adder/carry_reg/dout&nbsp;(the_multiplier/systolic_array/pipeline_stages[31].stage/reduction_adder/carry_reg/dout)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_multiplier/systolic_array/Mmux_red_cin_stage&lt;32&gt;11&nbsp;(the_multiplier/systolic_array/red_cin_stage&lt;32&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[1].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[3].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;4&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[5].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;6&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[7].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;8&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[9].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;10&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[11].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;12&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[13].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;14&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.399&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/Mmux_r61&nbsp;(r&lt;526&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'the_memory/xy_ram/op_1'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'BU2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:DIBDI0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.707&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.964ns&nbsp;(1.694ns&nbsp;logic,&nbsp;4.270ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(28.4%&nbsp;logic,&nbsp;71.6%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;15286&nbsp;/&nbsp;8029<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.340ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;10)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;p_sel&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;p_sel&lt;1&gt;&nbsp;to&nbsp;the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_multiplier/systolic_array/Mmux_red_cin_stage&lt;32&gt;11&nbsp;(the_multiplier/systolic_array/red_cin_stage&lt;32&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[1].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[3].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;4&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[5].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;6&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[7].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;8&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[9].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;10&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[11].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;12&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[13].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;14&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.399&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/Mmux_r61&nbsp;(r&lt;526&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'the_memory/xy_ram/op_1'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'BU2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:DIBDI0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.707&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.340ns&nbsp;(1.501ns&nbsp;logic,&nbsp;3.839ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(28.1%&nbsp;logic,&nbsp;71.9%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;167&nbsp;/&nbsp;37<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3.208ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_exponent_fifo/FIFO18E1_inst&nbsp;(UNKNOWN)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ready&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;the_exponent_fifo/FIFO18E1_inst&nbsp;to&nbsp;ready<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1:RDCLK-&gt;DO22&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.742&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;the_exponent_fifo/FIFO18E1_inst&nbsp;(fifo_dout&lt;22&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_51&nbsp;(the_control_unit/autorun_control_logic/Mmux_e1_bit_i_51)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_4_f7&nbsp;(the_control_unit/autorun_control_logic/Mmux_e1_bit_i_4_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF8:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;0.175&nbsp;&nbsp;&nbsp;0.614&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_2_f8&nbsp;(the_control_unit/autorun_control_logic/e1_bit_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.587&nbsp;&nbsp;the_control_unit/autorun_control_logic/done_i&nbsp;(the_control_unit/auto_done)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/done1&nbsp;(ready)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3.208ns&nbsp;(1.369ns&nbsp;logic,&nbsp;1.839ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(42.7%&nbsp;logic,&nbsp;57.3%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;70&nbsp;/&nbsp;35<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.410ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;3)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;exp_m&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ready&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;exp_m&nbsp;to&nbsp;ready<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.437&nbsp;&nbsp;the_control_unit/start_auto1&nbsp;(the_control_unit/start_auto)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.587&nbsp;&nbsp;the_control_unit/autorun_control_logic/done_i&nbsp;(the_control_unit/auto_done)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/done1&nbsp;(ready)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.410ns&nbsp;(0.386ns&nbsp;logic,&nbsp;1.024ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(27.4%&nbsp;logic,&nbsp;72.6%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;clk<BR>---------------+---------+---------+---------+---------+<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<BR>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<BR>---------------+---------+---------+---------+---------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;5.964|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------+---------+---------+---------+---------+<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;169.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;169.37&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;382080&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;8&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;7&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
/log/mod_sim_exp_core/ver011_msec_genRAM_sum.html
0,0 → 1,228
<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">
<HTML><HEAD><TITLE>Xilinx Design Summary</TITLE>
<META content="text/html; charset=windows-1252" http-equiv=Content-Type>
<META name=GENERATOR content="MSHTML 9.00.8112.16434"></HEAD>
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<TD colSpan=4 align=center><B>mod_sim_exp_core Project Status (02/26/2013
- 14:55:40)</B></TD></TR>
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<TD bgColor=#ffff99><B>Project File:</B></TD>
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<TD bgColor=#ffff99><B>Parser Errors:</B></TD>
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<TD bgColor=#ffff99><B>Module Name:</B></TD>
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<TD bgColor=#ffff99><B>Implementation State:</B></TD>
<TD>Synthesized</TD></TR>
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<TD bgColor=#ffff99><B>Target Device:</B></TD>
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<TD>No Errors</TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Product Version:</B></TD>
<TD>ISE 12.4</TD>
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<UL>
<LI><B>Warnings:</B></LI></UL></TD>
<TD align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/*.xmsgs?&amp;DataKey=Warning">8
Warnings (0 new)</A></TD></TR>
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<TD bgColor=#ffff99><B>Design Goal:</B></DIF></TD>
<TD>Balanced</TD>
<TD bgColor=#ffff99>
<UL>
<LI><B>Routing Results:</B></LI></UL></TD>
<TD>&nbsp;</TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Design Strategy:</B></DIF></TD>
<TD><A
HREF_DISABLED="Xilinx Default (unlocked)?&amp;DataKey=Strategy">Xilinx
Default (unlocked)</A></TD>
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<UL>
<LI><B>Timing Constraints:</B></LI></UL></TD>
<TD>&nbsp;</TD></TR>
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<TD bgColor=#ffff99><B>Environment:</B></DIF></TD>
<TD><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\mod_sim_exp_core_envsettings.html">System
Settings</A> </TD>
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<UL>
<LI><B>Final Timing Score:</B></LI></UL></TD>
<TD>&nbsp;&nbsp;</TD></TR></TBODY></TABLE>&nbsp;<BR>
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<TD colSpan=5 align=center><B>XPS Reports</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=EDKReports"><B>[-]</B></A></TD></TR>
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<TD>Platgen Log File</TD>
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<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Libgen Log File</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Simgen Log File</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>BitInit Log File</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>System Log File</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR></TBODY></TABLE>&nbsp;<BR>
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<TD colSpan=4 align=center><B>Device Utilization Summary (estimated
values)</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=DeviceUtilizationSummary(estimatedvalues)"><B>[-]</B></A></TD></TR>
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<TD align=left><B>Logic Utilization</B></TD>
<TD><B>Used</B></TD>
<TD><B>Available</B></TD>
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<TR align=right>
<TD align=left>Number of Slice Registers</TD>
<TD align=right>3700</TD>
<TD align=right>301440</TD>
<TD colSpan=2 align=right>1%</TD></TR>
<TR align=right>
<TD align=left>Number of Slice LUTs</TD>
<TD align=right>9954</TD>
<TD align=right>150720</TD>
<TD colSpan=2 align=right>6%</TD></TR>
<TR align=right>
<TD align=left>Number of fully used LUT-FF pairs</TD>
<TD align=right>3559</TD>
<TD align=right>10095</TD>
<TD colSpan=2 align=right>35%</TD></TR>
<TR align=right>
<TD align=left>Number of bonded IOBs</TD>
<TD align=right>0</TD>
<TD align=right>600</TD>
<TD colSpan=2 align=right>0%</TD></TR>
<TR align=right>
<TD align=left>Number of Block RAM/FIFO</TD>
<TD align=right>73</TD>
<TD align=right>416</TD>
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<TR align=center bgColor=#99ccff>
<TD colSpan=6 align=center><B>Detailed Reports</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=DetailedReports"><B>[-]</B></A></TD></TR>
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<TD><B>Report Name</B></TD>
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bsp;<NOPOP>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<THE_EXPONENT_FIFO>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MOD_SIM_EXP_CORE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MONT_MULTIPLIER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mont_multiplier.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;split&nbsp;=&nbsp;true<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4x18-bit&nbsp;Read&nbsp;Only&nbsp;RAM&nbsp;for&nbsp;signal&nbsp;&lt;_n0015&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>Unit&nbsp;<MONT_MULTIPLIER>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<D_FLIP_FLOP>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/d_flip_flop.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<D_FLIP_FLOP>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<X_SHIFT_REG>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/x_shift_reg.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1536-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<X_REG>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;1536&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;1536&nbsp;Multiplexer(s).<BR>Unit&nbsp;<X_SHIFT_REG>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<STEPPING_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/stepping_logic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<STEPPING_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_1>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;7-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;7-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[6]_GND_12_O_ADD_2_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_12_O_SUB_1_OUT<31:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;79.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_12_O_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;79<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;8&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_1>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_2>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;11-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;11-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[10]_GND_38_O_ADD_2_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_38_O_SUB_1_OUT<31:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;79.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_38_O_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;79<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;12&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_2>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_3>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[0]_PWR_15_O_ADD_2_OUT<0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_3>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_PIPELINE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;split&nbsp;=&nbsp;true<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<MY_COUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<XOUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<QOUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<START_STAGE<32>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;270.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<R_SEL_L>&nbsp;created&nbsp;at&nbsp;line&nbsp;304.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;11&nbsp;Multiplexer(s).<BR>Unit&nbsp;<SYS_PIPELINE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_STAGE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_stage.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<SYS_STAGE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<ADDER_BLOCK>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/adder_block.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<ADDER_BLOCK>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B_ADDER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b_adder.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>Unit&nbsp;<CELL_1B_ADDER>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<STANDARD_CELL_BLOCK>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/standard_cell_block.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<STANDARD_CELL_BLOCK>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<CELL_1B>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B_MUX>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b_mux.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<RESULT>&nbsp;created&nbsp;at&nbsp;line&nbsp;72.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<CELL_1B_MUX>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<REGISTER_N>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/register_n.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;16-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;16&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<REGISTER_N>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<REGISTER_1B>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/register_1b.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<REGISTER_1B>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_FIRST_CELL_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_first_cell_logic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>Unit&nbsp;<SYS_FIRST_CELL_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_LAST_CELL_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd".<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd"&nbsp;line&nbsp;86:&nbsp;Output&nbsp;port&nbsp;<R>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<REDUCTION_ADDER>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> no&nbsp;macro.<BR>Unit&nbsp;<SYS_LAST_CELL_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_MEM_GEN>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_mem_gen.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;nr_op&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;nr_m&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_MEM_GEN>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_RAM_GEN>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram_gen.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;48-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<ADDRB[5]_X_27_O_WIDE_MUX_59_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;174.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;greater&nbsp;for&nbsp;signal&nbsp;<ADDRB[5]_PWR_30_O_LESSTHAN_59_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;174<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR> inferred&nbsp;&nbsp;51&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_RAM_GEN>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<TDPRAM_GENERIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTB>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTA>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR> inferred&nbsp;&nbsp;64&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<TDPRAM_GENERIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MODULUS_RAM_GEN>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram_gen.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;48&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MODULUS_RAM_GEN>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<DPRAM_GENERIC_1>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR> inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_GENERIC_1>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<FIFO_GENERIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/fifo_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RD_ADDR>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<PUSH_I_D>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<NOPOP>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<NOPUSH>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<WR_ADDR>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<WR_ADDR[5]_GND_109_O_ADD_0_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;95.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<RD_ADDR[5]_GND_109_O_ADD_10_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;120.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<WR_ADDR[5]_RD_ADDR[5]_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;95<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<EMPTY_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;99<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;15&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;2&nbsp;Comparator(s).<BR>Unit&nbsp;<FIFO_GENERIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<DPRAM_GENERIC_2>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;33<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>WARNING:Xst:3035&nbsp;-&nbsp;Index&nbsp;value(s)&nbsp;does&nbsp;not&nbsp;match&nbsp;array&nbsp;range&nbsp;for&nbsp;signal&nbsp;<RAM>,&nbsp;simulation&nbsp;mismatch.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;33x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR> inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_GENERIC_2>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MONT_CTRL>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mont_ctrl.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;3-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_UP_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<CALC_TIME_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_D>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;3-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<START_UP_COUNTER[2]_GND_111_O_ADD_0_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;128.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;5&nbsp;D-type&nbsp;flip-flop(s).<BR> inferred&nbsp;&nbsp;&nbsp;5&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MONT_CTRL>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<AUTORUN_CNTRL>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/autorun_cntrl.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<BIT_COUNTER_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RUNNING_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_MULTIPLIER_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_CYCLE_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<MULT_DONE_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<CYCLE_COUNTER_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<GND_112_O_GND_112_O_SUB_4_OUT<3:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;113.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;16-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<E0_BIT_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;122.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;16-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<E1_BIT_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;123.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR> inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR> inferred&nbsp;&nbsp;&nbsp;9&nbsp;D-type&nbsp;flip-flop(s).<BR> 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;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;XORCY&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;13<BR>#&nbsp;FlipFlops/Latches&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3700<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FD&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;5<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDC&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1832<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDCE&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1845<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDP&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDPE&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;4<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDR&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;10<BR>#&nbsp;RAMS&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;97<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB18E1&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;49<BR>#&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR><BR>Device&nbsp;utilization&nbsp;summary:<BR>---------------------------<BR><BR>Selected&nbsp;Device&nbsp;:&nbsp;6vlx240tff1156-1&nbsp;<BR><BR><BR>Slice&nbsp;Logic&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;Slice&nbsp;Registers:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3700&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;301440&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1%&nbsp;&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;Slice&nbsp;LUTs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;9954&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;used&nbsp;as&nbsp;Logic:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;9954&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;10095<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;6395&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;10095&nbsp;&nbsp;&nbsp;&nbsp;63%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;141&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;10095&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;3559&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;10095&nbsp;&nbsp;&nbsp;&nbsp;35%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;113<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;125<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;73&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;17%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;73<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+----------------------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+----------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_multiplier/delay_1_cycle/dout)|&nbsp;3797&nbsp;&nbsp;|<BR>-----------------------------------+----------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>No&nbsp;asynchronous&nbsp;control&nbsp;signals&nbsp;found&nbsp;in&nbsp;this&nbsp;design<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;7.831ns&nbsp;(Maximum&nbsp;Frequency:&nbsp;127.698MHz)<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;5.973ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;4.539ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;2.140ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;7.831ns&nbsp;(frequency:&nbsp;127.698MHz)<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;412126&nbsp;/&nbsp;9739<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;7.831ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;11)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_memory/xy_ram/ramblocks[16].ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/cout_reg/dout&nbsp;(FF)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;the_memory/xy_ram/ramblocks[16].ramblock/Mram_RAM&nbsp;to&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/cout_reg/dout<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOADO0&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.450&nbsp;&nbsp;the_memory/xy_ram/ramblocks[16].ramblock/Mram_RAM&nbsp;(xy&lt;512&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;25&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.929&nbsp;&nbsp;the_multiplier/systolic_array/Mmux_qin_stage&lt;32&gt;11&nbsp;(the_multiplier/systolic_array/qin_stage&lt;32&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result121&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result12)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result12_f7&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result12_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[1].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[3].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;4&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[5].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;6&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[7].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;8&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[9].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;10&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[11].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;12&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[13].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/carry&lt;14&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/sys_cells/cell_block[15].cells/cell_adder/Mxor_r_xo&lt;0&gt;1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/cell_result&lt;15&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDCE:D&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.011&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/result_reg/dout_15<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;7.831ns&nbsp;(3.012ns&nbsp;logic,&nbsp;4.819ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(38.5%&nbsp;logic,&nbsp;61.5%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;19167&nbsp;/&nbsp;10478<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.973ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;12)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;p_sel&lt;0&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/cout_reg/dout&nbsp;(FF)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;p_sel&lt;0&gt;&nbsp;to&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/cout_reg/dout<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;29&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.927&nbsp;&nbsp;the_multiplier/x_selection/Mmux_xi11&nbsp;(the_multiplier/xi)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result111&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result11)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.417&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result11_f7&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_mux/Mmux_result12&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/mux2adder)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[1].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[3].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;4&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[5].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;6&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[7].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;8&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[9].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;10&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[11].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;12&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[13].cells/cell_adder/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/carry&lt;14&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/sys_cells/cell_block[15].cells/cell_adder/Mxor_r_xo&lt;0&gt;1&nbsp;(the_multiplier/systolic_array/pipeline_stages[0].stage/cell_result&lt;15&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDCE:D&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.011&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[0].stage/result_reg/dout_15<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.973ns&nbsp;(1.189ns&nbsp;logic,&nbsp;4.784ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(19.9%&nbsp;logic,&nbsp;80.1%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;2675&nbsp;/&nbsp;37<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.539ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_exponent_fifo/ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ready&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;the_exponent_fifo/ramblock/Mram_RAM&nbsp;to&nbsp;ready<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB18E1:CLKARDCLK-&gt;DOBDO6&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;the_exponent_fifo/ramblock/Mram_RAM&nbsp;(fifo_dout&lt;22&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_51&nbsp;(the_control_unit/autorun_control_logic/Mmux_e1_bit_i_51)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_4_f7&nbsp;(the_control_unit/autorun_control_logic/Mmux_e1_bit_i_4_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF8:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;0.175&nbsp;&nbsp;&nbsp;0.614&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_2_f8&nbsp;(the_control_unit/autorun_control_logic/e1_bit_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.587&nbsp;&nbsp;the_control_unit/autorun_control_logic/done_i&nbsp;(the_control_unit/auto_done)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/done1&nbsp;(ready)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.539ns&nbsp;(2.700ns&nbsp;logic,&nbsp;1.839ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(59.5%&nbsp;logic,&nbsp;40.5%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;1829&nbsp;/&nbsp;34<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;1&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_111&nbsp;(the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_111)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_6&nbsp;(the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_6)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_5_f7&nbsp;(the_memory/xy_ram/Mmux_addrB[5]_X_27_o_wide_mux_59_OUT_5_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_memory/xy_ram/Mmux_doutB110&nbsp;(the_memory/xy_ram/Mmux_doutB1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_memory/xy_ram/Mmux_doutB1_f7&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(1.079ns&nbsp;logic,&nbsp;1.061ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(50.4%&nbsp;logic,&nbsp;49.6%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;clk<BR>---------------+---------+---------+---------+---------+<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<BR>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<BR>---------------+---------+---------+---------+---------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;7.831|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------+---------+---------+---------+---------+<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;193.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;192.90&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;374848&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;8&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;10&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
/log/mod_sim_exp_core/ver010_msec_sum.html
0,0 → 1,228
<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">
<HTML><HEAD><TITLE>Xilinx Design Summary</TITLE>
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<TD colSpan=4 align=center><B>mod_sim_exp_core Project Status (02/26/2013
- 15:19:05)</B></TD></TR>
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<TD bgColor=#ffff99><B>Project File:</B></TD>
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<TD bgColor=#ffff99><B>Parser Errors:</B></TD>
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<TD bgColor=#ffff99><B>Module Name:</B></TD>
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<TD bgColor=#ffff99><B>Implementation State:</B></TD>
<TD>Synthesized</TD></TR>
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<TD bgColor=#ffff99><B>Target Device:</B></TD>
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<TD>No Errors</TD></TR>
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<TD bgColor=#ffff99><B>Product Version:</B></TD>
<TD>ISE 12.4</TD>
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<LI><B>Warnings:</B></LI></UL></TD>
<TD align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/*.xmsgs?&amp;DataKey=Warning">8
Warnings (8 new)</A></TD></TR>
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<TD bgColor=#ffff99><B>Design Goal:</B></DIF></TD>
<TD>Balanced</TD>
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<UL>
<LI><B>Routing Results:</B></LI></UL></TD>
<TD>&nbsp;</TD></TR>
<TR align=left>
<TD bgColor=#ffff99><B>Design Strategy:</B></DIF></TD>
<TD><A
HREF_DISABLED="Xilinx Default (unlocked)?&amp;DataKey=Strategy">Xilinx
Default (unlocked)</A></TD>
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<LI><B>Timing Constraints:</B></LI></UL></TD>
<TD>&nbsp;</TD></TR>
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<TD bgColor=#ffff99><B>Environment:</B></DIF></TD>
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HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\mod_sim_exp_core_envsettings.html">System
Settings</A> </TD>
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<LI><B>Final Timing Score:</B></LI></UL></TD>
<TD>&nbsp;&nbsp;</TD></TR></TBODY></TABLE>&nbsp;<BR>
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<TD colSpan=5 align=center><B>XPS Reports</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=EDKReports"><B>[-]</B></A></TD></TR>
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<TD>Platgen Log File</TD>
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<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
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<TR align=left>
<TD>Libgen Log File</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>Simgen Log File</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>BitInit Log File</TD>
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<TD>&nbsp;</TD>
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<TD colSpan=2>&nbsp;</TD></TR>
<TR align=left>
<TD>System Log File</TD>
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<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR></TBODY></TABLE>&nbsp;<BR>
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<TD colSpan=4 align=center><B>Device Utilization Summary (estimated
values)</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=DeviceUtilizationSummary(estimatedvalues)"><B>[-]</B></A></TD></TR>
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<TD align=left><B>Logic Utilization</B></TD>
<TD><B>Used</B></TD>
<TD><B>Available</B></TD>
<TD colSpan=2><B>Utilization</B></TD></TR>
<TR align=right>
<TD align=left>Number of Slice Registers</TD>
<TD align=right>3689</TD>
<TD align=right>301440</TD>
<TD colSpan=2 align=right>1%</TD></TR>
<TR align=right>
<TD align=left>Number of Slice LUTs</TD>
<TD align=right>9349</TD>
<TD align=right>150720</TD>
<TD colSpan=2 align=right>6%</TD></TR>
<TR align=right>
<TD align=left>Number of fully used LUT-FF pairs</TD>
<TD align=right>3548</TD>
<TD align=right>9490</TD>
<TD colSpan=2 align=right>37%</TD></TR>
<TR align=right>
<TD align=left>Number of bonded IOBs</TD>
<TD align=right>0</TD>
<TD align=right>600</TD>
<TD colSpan=2 align=right>0%</TD></TR>
<TR align=right>
<TD align=left>Number of Block RAM/FIFO</TD>
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<TD colSpan=2 align=right>23%</TD></TR></TBODY></TABLE>&nbsp;<BR>
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<TD colSpan=6 align=center><B>Detailed Reports</B></TD>
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HREF_DISABLED="?&amp;ExpandedTable=DetailedReports"><B>[-]</B></A></TD></TR>
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<TD><B>Report Name</B></TD>
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<TD><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\mod_sim_exp_core.syr">Synthesis
Report</A></TD>
<TD>Current</TD>
<TD>di 26. feb 15:19:03 2013</TD>
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<TD align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/xst.xmsgs?&amp;DataKey=Warning">8
Warnings (8 new)</A></TD>
<TD colSpan=2 align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/xst.xmsgs?&amp;DataKey=Info">7
Infos (7 new)</A></TD></TR>
<TR align=left>
<TD><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\mod_sim_exp_core.bld">Translation
Report</A></TD>
<TD>Out of Date</TD>
<TD>ma 25. feb 23:02:44 2013</TD>
<TD align=left>0</TD>
<TD align=left>0</TD>
<TD colSpan=2 align=left>0</TD></TR>
<TR align=left>
<TD><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\mod_sim_exp_core_map.mrp">Map
Report</A></TD>
<TD>Out of Date</TD>
<TD>ma 25. feb 23:06:51 2013</TD>
<TD align=left>0</TD>
<TD align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/map.xmsgs?&amp;DataKey=Warning">1
Warning (1 new)</A></TD>
<TD colSpan=2 align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/map.xmsgs?&amp;DataKey=Info">6
Infos (0 new)</A></TD></TR>
<TR align=left>
<TD><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\mod_sim_exp_core.par">Place and
Route Report</A></TD>
<TD>Out of Date</TD>
<TD>ma 25. feb 23:09:42 2013</TD>
<TD align=left>0</TD>
<TD align=left>0</TD>
<TD colSpan=2 align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/par.xmsgs?&amp;DataKey=Info">4
Infos (0 new)</A></TD></TR>
<TR align=left>
<TD><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\mod_sim_exp_core.twr">Post-PAR
Static Timing Report</A></TD>
<TD>Out of Date</TD>
<TD>ma 25. feb 23:10:14 2013</TD>
<TD align=left>0</TD>
<TD align=left>0</TD>
<TD colSpan=2 align=left><A
HREF_DISABLED="D:/Dropbox/ISE/mod_exp_core\_xmsgs/trce.xmsgs?&amp;DataKey=Info">3
Infos (0 new)</A></TD></TR>
<TR align=left>
<TD>Bitgen Report</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD colSpan=2>&nbsp;</TD></TR></TBODY></TABLE>&nbsp;<BR>
<TABLE border=1 cellSpacing=0 cellPadding=3 width="100%">
<TBODY>
<TR align=center bgColor=#99ccff>
<TD colSpan=3 align=center><B>Secondary Reports</B></TD>
<TD width="10%" align=right><A
HREF_DISABLED="?&amp;ExpandedTable=SecondaryReports"><B>[-]</B></A></TD></TR>
<TR bgColor=#ffff99>
<TD><B>Report Name</B></TD>
<TD><B>Status</B></TD>
<TD colSpan=2><B>Generated</B></TD></TR></TBODY></TABLE><BR>
<CENTER><B>Date Generated:</B> 02/26/2013 - 15:19:05</CENTER></BODY></HTML>
/src/operand_dp.xco
0,0 → 1,89
##############################################################
#
# Xilinx Core Generator version 11.4
# Date: Fri Mar 16 09:49:36 2012
#
##############################################################
#
# This file contains the customisation parameters for a
# Xilinx CORE Generator IP GUI. It is strongly recommended
# that you do not manually alter this file as it may cause
# unexpected and unsupported behavior.
#
##############################################################
#
# BEGIN Project Options
SET addpads = False
SET asysymbol = True
SET busformat = BusFormatAngleBracketNotRipped
SET createndf = False
SET designentry = VHDL
SET device = xc6vlx240t
SET devicefamily = virtex6
SET flowvendor = Foundation_ISE
SET formalverification = False
SET foundationsym = False
SET implementationfiletype = Ngc
SET package = ff1156
SET removerpms = False
SET simulationfiles = Behavioral
SET speedgrade = -1
SET verilogsim = True
SET vhdlsim = True
# END Project Options
# BEGIN Select
SELECT Block_Memory_Generator family Xilinx,_Inc. 3.3
# END Select
# BEGIN Parameters
CSET additional_inputs_for_power_estimation=false
CSET algorithm=Minimum_Area
CSET assume_synchronous_clk=false
CSET byte_size=9
CSET coe_file=no_coe_file_loaded
CSET collision_warnings=ALL
CSET component_name=operand_dp
CSET disable_collision_warnings=false
CSET disable_out_of_range_warnings=false
CSET ecc=false
CSET enable_a=Always_Enabled
CSET enable_b=Always_Enabled
CSET error_injection_type=Single_Bit_Error_Injection
CSET fill_remaining_memory_locations=false
CSET load_init_file=false
CSET memory_type=True_Dual_Port_RAM
CSET operating_mode_a=WRITE_FIRST
CSET operating_mode_b=WRITE_FIRST
CSET output_reset_value_a=0
CSET output_reset_value_b=0
CSET pipeline_stages=0
CSET port_a_clock=100
CSET port_a_enable_rate=100
CSET port_a_write_rate=50
CSET port_b_clock=100
CSET port_b_enable_rate=100
CSET port_b_write_rate=50
CSET primitive=8kx2
CSET read_width_a=512
CSET read_width_b=32
CSET register_porta_output_of_memory_core=false
CSET register_porta_output_of_memory_primitives=false
CSET register_portb_output_of_memory_core=false
CSET register_portb_output_of_memory_primitives=false
CSET remaining_memory_locations=0
CSET reset_memory_latch_a=false
CSET reset_memory_latch_b=false
CSET reset_priority_a=CE
CSET reset_priority_b=CE
CSET reset_type=SYNC
CSET use_byte_write_enable=false
CSET use_error_injection_pins=false
CSET use_regcea_pin=false
CSET use_regceb_pin=false
CSET use_rsta_pin=false
CSET use_rstb_pin=false
CSET write_depth_a=64
CSET write_width_a=32
CSET write_width_b=512
# END Parameters
GENERATE
# CRC: 7cfa6b8b
/src/operands_sp.xco
0,0 → 1,89
##############################################################
#
# Xilinx Core Generator version 11.4
# Date: Fri Mar 16 09:50:19 2012
#
##############################################################
#
# This file contains the customisation parameters for a
# Xilinx CORE Generator IP GUI. It is strongly recommended
# that you do not manually alter this file as it may cause
# unexpected and unsupported behavior.
#
##############################################################
#
# BEGIN Project Options
SET addpads = False
SET asysymbol = True
SET busformat = BusFormatAngleBracketNotRipped
SET createndf = False
SET designentry = VHDL
SET device = xc6vlx240t
SET devicefamily = virtex6
SET flowvendor = Foundation_ISE
SET formalverification = False
SET foundationsym = False
SET implementationfiletype = Ngc
SET package = ff1156
SET removerpms = False
SET simulationfiles = Behavioral
SET speedgrade = -1
SET verilogsim = True
SET vhdlsim = True
# END Project Options
# BEGIN Select
SELECT Block_Memory_Generator family Xilinx,_Inc. 3.3
# END Select
# BEGIN Parameters
CSET additional_inputs_for_power_estimation=false
CSET algorithm=Minimum_Area
CSET assume_synchronous_clk=false
CSET byte_size=9
CSET coe_file=no_coe_file_loaded
CSET collision_warnings=ALL
CSET component_name=operands_sp
CSET disable_collision_warnings=false
CSET disable_out_of_range_warnings=false
CSET ecc=false
CSET enable_a=Always_Enabled
CSET enable_b=Always_Enabled
CSET error_injection_type=Single_Bit_Error_Injection
CSET fill_remaining_memory_locations=false
CSET load_init_file=false
CSET memory_type=Single_Port_RAM
CSET operating_mode_a=WRITE_FIRST
CSET operating_mode_b=WRITE_FIRST
CSET output_reset_value_a=0
CSET output_reset_value_b=0
CSET pipeline_stages=0
CSET port_a_clock=100
CSET port_a_enable_rate=100
CSET port_a_write_rate=50
CSET port_b_clock=100
CSET port_b_enable_rate=100
CSET port_b_write_rate=50
CSET primitive=8kx2
CSET read_width_a=512
CSET read_width_b=32
CSET register_porta_output_of_memory_core=false
CSET register_porta_output_of_memory_primitives=false
CSET register_portb_output_of_memory_core=false
CSET register_portb_output_of_memory_primitives=false
CSET remaining_memory_locations=0
CSET reset_memory_latch_a=false
CSET reset_memory_latch_b=false
CSET reset_priority_a=CE
CSET reset_priority_b=CE
CSET reset_type=SYNC
CSET use_byte_write_enable=false
CSET use_error_injection_pins=false
CSET use_regcea_pin=false
CSET use_regceb_pin=false
CSET use_rsta_pin=false
CSET use_rstb_pin=false
CSET write_depth_a=32
CSET write_width_a=32
CSET write_width_b=32
# END Parameters
GENERATE
# CRC: 13eb5650

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