OpenCores
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#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -18.008 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 45.10 MHz ( period = 22.174 ns )

====================================================================================
Total logic elements : 1,660 / 18,752 ( 9 % )
    Total combinational functions : 1,620 / 18,752 ( 9 % )
    Dedicated logic registers : 467 / 18,752 ( 2 % )
Total registers : 467
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.507 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 40.53 MHz ( period = 24.673 ns )

====================================================================================
Total logic elements : 1,651 / 18,752 ( 9 % )
    Total combinational functions : 1,620 / 18,752 ( 9 % )
    Dedicated logic registers : 467 / 18,752 ( 2 % )
Total registers : 467
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.074 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 33.07 MHz ( period = 30.240 ns )

====================================================================================
Total logic elements : 1,658 / 18,752 ( 9 % )
    Total combinational functions : 1,620 / 18,752 ( 9 % )
    Dedicated logic registers : 467 / 18,752 ( 2 % )
Total registers : 467
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 51.87 MHz ; 51.87 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,640 / 55,856 ( 3 % )
    Total combinational functions : 1,626 / 55,856 ( 3 % )
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
Total registers : 467
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 46.25 MHz ; 46.25 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,639 / 55,856 ( 3 % )
    Total combinational functions : 1,624 / 55,856 ( 3 % )
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
Total registers : 467
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 40.56 MHz ; 40.56 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,638 / 55,856 ( 3 % )
    Total combinational functions : 1,624 / 55,856 ( 3 % )
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
Total registers : 467
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 50.58 MHz ; 50.58 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,645 / 21,280 ( 8 % )
    Total combinational functions : 1,630 / 21,280 ( 8 % )
    Dedicated logic registers : 467 / 21,280 ( 2 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 47.09 MHz ; 47.09 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,639 / 21,280 ( 8 % )
    Total combinational functions : 1,622 / 21,280 ( 8 % )
    Dedicated logic registers : 467 / 21,280 ( 2 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 40.09 MHz ; 40.09 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 1,632 / 21,280 ( 8 % )
    Total combinational functions : 1,621 / 21,280 ( 8 % )
    Dedicated logic registers : 467 / 21,280 ( 2 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 48.71 MHz ; 48.71 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,124 / 40,128 ( 3 % )
    Dedicated logic registers : 468 / 40,128 ( 1 % )
Total registers : 468
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 84.37 MHz ; 84.37 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,126 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 468 / 36,100 ( 1 % )
Total registers : 468
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 76.17 MHz ; 76.17 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,126 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 468 / 36,100 ( 1 % )
Total registers : 468
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 62.63 MHz ; 62.63 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,124 / 36,100 ( 3 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 468 / 36,100 ( 1 % )
Total registers : 468
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -18.562 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 44.00 MHz ( period = 22.728 ns )

====================================================================================
Total logic elements : 1,712 / 10,570 ( 16 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.912 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 39.88 MHz ( period = 25.078 ns )

====================================================================================
Total logic elements : 1,712 / 10,570 ( 16 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.163 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 32.97 MHz ( period = 30.329 ns )

====================================================================================
Total logic elements : 1,712 / 10,570 ( 16 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -9.386 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 73.79 MHz ( period = 13.552 ns )

====================================================================================
Logic utilization : 14 %
    Combinational ALUTs : 1,198 / 12,480 ( 10 % )
    Dedicated logic registers : 469 / 12,480 ( 4 % )
Total registers : 469
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.521 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 63.75 MHz ( period = 15.687 ns )

====================================================================================
Logic utilization : 14 %
    Combinational ALUTs : 1,199 / 12,480 ( 10 % )
    Dedicated logic registers : 476 / 12,480 ( 4 % )
Total registers : 476
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -14.338 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 54.04 MHz ( period = 18.504 ns )

====================================================================================
Logic utilization : 14 %
    Combinational ALUTs : 1,195 / 12,480 ( 10 % )
    Dedicated logic registers : 472 / 12,480 ( 4 % )
Total registers : 472
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 93.84 MHz ; 93.84 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,126 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 470 / 38,000 ( 1 % )
Total registers : 470
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 83.68 MHz ; 83.68 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,128 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 467 / 38,000 ( 1 % )
Total registers : 467
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          0         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 73.17 MHz ; 73.17 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 4 %
    Combinational ALUTs : 1,127 / 38,000 ( 3 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 468 / 38,000 ( 1 % )
Total registers : 468
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -19.203 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 42.79 MHz ( period = 23.369 ns )

====================================================================================
Total logic elements : 2,151 / 18,752 ( 11 % )
    Total combinational functions : 2,093 / 18,752 ( 11 % )
    Dedicated logic registers : 610 / 18,752 ( 3 % )
Total registers : 610
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.582 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 37.39 MHz ( period = 26.748 ns )

====================================================================================
Total logic elements : 2,151 / 18,752 ( 11 % )
    Total combinational functions : 2,093 / 18,752 ( 11 % )
    Dedicated logic registers : 610 / 18,752 ( 3 % )
Total registers : 610
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -27.081 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 32.00 MHz ( period = 31.247 ns )

====================================================================================
Total logic elements : 2,154 / 18,752 ( 11 % )
    Total combinational functions : 2,093 / 18,752 ( 11 % )
    Dedicated logic registers : 610 / 18,752 ( 3 % )
Total registers : 610
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 48.26 MHz ; 48.26 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,135 / 55,856 ( 4 % )
    Total combinational functions : 2,102 / 55,856 ( 4 % )
    Dedicated logic registers : 610 / 55,856 ( 1 % )
Total registers : 610
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 44.28 MHz ; 44.28 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,136 / 55,856 ( 4 % )
    Total combinational functions : 2,104 / 55,856 ( 4 % )
    Dedicated logic registers : 610 / 55,856 ( 1 % )
Total registers : 610
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary             ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 38.0 MHz ; 38.0 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,135 / 55,856 ( 4 % )
    Total combinational functions : 2,104 / 55,856 ( 4 % )
    Dedicated logic registers : 610 / 55,856 ( 1 % )
Total registers : 610
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 51.16 MHz ; 51.16 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,130 / 21,280 ( 10 % )
    Total combinational functions : 2,100 / 21,280 ( 10 % )
    Dedicated logic registers : 610 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 44.43 MHz ; 44.43 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,135 / 21,280 ( 10 % )
    Total combinational functions : 2,100 / 21,280 ( 10 % )
    Dedicated logic registers : 610 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 39.76 MHz ; 39.76 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,125 / 21,280 ( 10 % )
    Total combinational functions : 2,096 / 21,280 ( 10 % )
    Dedicated logic registers : 610 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 44.58 MHz ; 44.58 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 5 %
    Combinational ALUTs : 1,490 / 40,128 ( 4 % )
    Dedicated logic registers : 611 / 40,128 ( 2 % )
Total registers : 611
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 78.81 MHz ; 78.81 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,506 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 612 / 36,100 ( 2 % )
Total registers : 612
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 68.86 MHz ; 68.86 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,510 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 611 / 36,100 ( 2 % )
Total registers : 611
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 59.66 MHz ; 59.66 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,524 / 36,100 ( 4 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 612 / 36,100 ( 2 % )
Total registers : 612
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -18.748 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 43.64 MHz ( period = 22.914 ns )

====================================================================================
Total logic elements : 2,294 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.944 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 39.82 MHz ( period = 25.110 ns )

====================================================================================
Total logic elements : 2,295 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -25.893 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 33.27 MHz ( period = 30.059 ns )

====================================================================================
Total logic elements : 2,295 / 10,570 ( 22 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -9.650 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 72.38 MHz ( period = 13.816 ns )

====================================================================================
Logic utilization : 17 %
    Combinational ALUTs : 1,643 / 12,480 ( 13 % )
    Dedicated logic registers : 617 / 12,480 ( 5 % )
Total registers : 617
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -12.416 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 60.31 MHz ( period = 16.582 ns )

====================================================================================
Logic utilization : 17 %
    Combinational ALUTs : 1,638 / 12,480 ( 13 % )
    Dedicated logic registers : 616 / 12,480 ( 5 % )
Total registers : 616
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -15.104 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 51.89 MHz ( period = 19.270 ns )

====================================================================================
Logic utilization : 17 %
    Combinational ALUTs : 1,644 / 12,480 ( 13 % )
    Dedicated logic registers : 615 / 12,480 ( 5 % )
Total registers : 615
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 89.59 MHz ; 89.59 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,527 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 612 / 38,000 ( 2 % )
Total registers : 612
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 75.77 MHz ; 75.77 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,528 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 611 / 38,000 ( 2 % )
Total registers : 611
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         0            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 72.63 MHz ; 72.63 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,526 / 38,000 ( 4 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 611 / 38,000 ( 2 % )
Total registers : 611
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -18.661 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 43.81 MHz ( period = 22.827 ns )

====================================================================================
Total logic elements : 2,309 / 18,752 ( 12 % )
    Total combinational functions : 2,247 / 18,752 ( 12 % )
    Dedicated logic registers : 653 / 18,752 ( 3 % )
Total registers : 653
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -21.881 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 38.39 MHz ( period = 26.047 ns )

====================================================================================
Total logic elements : 2,295 / 18,752 ( 12 % )
    Total combinational functions : 2,247 / 18,752 ( 12 % )
    Dedicated logic registers : 653 / 18,752 ( 3 % )
Total registers : 653
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -28.496 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 30.62 MHz ( period = 32.662 ns )

====================================================================================
Total logic elements : 2,301 / 18,752 ( 12 % )
    Total combinational functions : 2,247 / 18,752 ( 12 % )
    Dedicated logic registers : 653 / 18,752 ( 3 % )
Total registers : 653
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 49.95 MHz ; 49.95 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,289 / 55,856 ( 4 % )
    Total combinational functions : 2,261 / 55,856 ( 4 % )
    Dedicated logic registers : 653 / 55,856 ( 1 % )
Total registers : 653
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 41.64 MHz ; 41.64 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,324 / 55,856 ( 4 % )
    Total combinational functions : 2,301 / 55,856 ( 4 % )
    Dedicated logic registers : 653 / 55,856 ( 1 % )
Total registers : 653
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 38.38 MHz ; 38.38 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,318 / 55,856 ( 4 % )
    Total combinational functions : 2,297 / 55,856 ( 4 % )
    Dedicated logic registers : 653 / 55,856 ( 1 % )
Total registers : 653
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary             ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 49.6 MHz ; 49.6 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,273 / 21,280 ( 11 % )
    Total combinational functions : 2,248 / 21,280 ( 11 % )
    Dedicated logic registers : 653 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.63 MHz ; 42.63 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,314 / 21,280 ( 11 % )
    Total combinational functions : 2,289 / 21,280 ( 11 % )
    Dedicated logic registers : 653 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 36.86 MHz ; 36.86 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,308 / 21,280 ( 11 % )
    Total combinational functions : 2,282 / 21,280 ( 11 % )
    Dedicated logic registers : 653 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 44.38 MHz ; 44.38 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 6 %
    Combinational ALUTs : 1,805 / 40,128 ( 4 % )
    Dedicated logic registers : 662 / 40,128 ( 2 % )
Total registers : 662
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 75.19 MHz ; 75.19 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,801 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 657 / 36,100 ( 2 % )
Total registers : 657
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 65.58 MHz ; 65.58 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,809 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 656 / 36,100 ( 2 % )
Total registers : 656
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary              ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 57.2 MHz ; 57.2 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,804 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 660 / 36,100 ( 2 % )
Total registers : 660
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -19.132 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 42.92 MHz ( period = 23.298 ns )

====================================================================================
Total logic elements : 2,482 / 10,570 ( 23 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.731 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 37.18 MHz ( period = 26.897 ns )

====================================================================================
Total logic elements : 2,483 / 10,570 ( 23 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.296 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 32.83 MHz ( period = 30.462 ns )

====================================================================================
Total logic elements : 2,483 / 10,570 ( 23 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.010 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 65.89 MHz ( period = 15.176 ns )

====================================================================================
Logic utilization : 20 %
    Combinational ALUTs : 1,878 / 12,480 ( 15 % )
    Dedicated logic registers : 655 / 12,480 ( 5 % )
Total registers : 655
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -13.046 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 58.10 MHz ( period = 17.212 ns )

====================================================================================
Logic utilization : 21 %
    Combinational ALUTs : 1,877 / 12,480 ( 15 % )
    Dedicated logic registers : 660 / 12,480 ( 5 % )
Total registers : 660
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -15.517 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 50.81 MHz ( period = 19.683 ns )

====================================================================================
Logic utilization : 20 %
    Combinational ALUTs : 1,878 / 12,480 ( 15 % )
    Dedicated logic registers : 657 / 12,480 ( 5 % )
Total registers : 657
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary             ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 84.5 MHz ; 84.5 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,794 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 656 / 38,000 ( 2 % )
Total registers : 656
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary             ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 71.9 MHz ; 71.9 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,792 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 658 / 38,000 ( 2 % )
Total registers : 658
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            0          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 66.91 MHz ; 66.91 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,798 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 657 / 38,000 ( 2 % )
Total registers : 657
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -19.890 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 41.57 MHz ( period = 24.056 ns )

====================================================================================
Total logic elements : 2,453 / 18,752 ( 13 % )
    Total combinational functions : 2,351 / 18,752 ( 13 % )
    Dedicated logic registers : 695 / 18,752 ( 4 % )
Total registers : 695
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -25.052 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 34.23 MHz ( period = 29.218 ns )

====================================================================================
Total logic elements : 2,439 / 18,752 ( 13 % )
    Total combinational functions : 2,351 / 18,752 ( 13 % )
    Dedicated logic registers : 695 / 18,752 ( 4 % )
Total registers : 695
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -29.410 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 29.78 MHz ( period = 33.576 ns )

====================================================================================
Total logic elements : 2,442 / 18,752 ( 13 % )
    Total combinational functions : 2,351 / 18,752 ( 13 % )
    Dedicated logic registers : 695 / 18,752 ( 4 % )
Total registers : 695
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 48.39 MHz ; 48.39 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,414 / 55,856 ( 4 % )
    Total combinational functions : 2,378 / 55,856 ( 4 % )
    Dedicated logic registers : 695 / 55,856 ( 1 % )
Total registers : 695
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 39.18 MHz ; 39.18 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,469 / 55,856 ( 4 % )
    Total combinational functions : 2,414 / 55,856 ( 4 % )
    Dedicated logic registers : 695 / 55,856 ( 1 % )
Total registers : 695
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 33.94 MHz ; 33.94 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,462 / 55,856 ( 4 % )
    Total combinational functions : 2,411 / 55,856 ( 4 % )
    Dedicated logic registers : 695 / 55,856 ( 1 % )
Total registers : 695
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 47.38 MHz ; 47.38 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,414 / 21,280 ( 11 % )
    Total combinational functions : 2,376 / 21,280 ( 11 % )
    Dedicated logic registers : 695 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.49 MHz ; 42.49 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,439 / 21,280 ( 11 % )
    Total combinational functions : 2,406 / 21,280 ( 11 % )
    Dedicated logic registers : 695 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 37.27 MHz ; 37.27 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,430 / 21,280 ( 11 % )
    Total combinational functions : 2,401 / 21,280 ( 11 % )
    Dedicated logic registers : 695 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 41.88 MHz ; 41.88 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,892 / 40,128 ( 5 % )
    Dedicated logic registers : 711 / 40,128 ( 2 % )
Total registers : 711
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 75.75 MHz ; 75.75 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,895 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 708 / 36,100 ( 2 % )
Total registers : 708
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 67.96 MHz ; 67.96 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,916 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 705 / 36,100 ( 2 % )
Total registers : 705
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 55.76 MHz ; 55.76 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,906 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 706 / 36,100 ( 2 % )
Total registers : 706
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.474 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 40.58 MHz ( period = 24.640 ns )

====================================================================================
Total logic elements : 2,622 / 10,570 ( 25 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.555 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 37.42 MHz ( period = 26.721 ns )

====================================================================================
Total logic elements : 2,623 / 10,570 ( 25 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -26.083 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 33.06 MHz ( period = 30.249 ns )

====================================================================================
Total logic elements : 2,623 / 10,570 ( 25 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -10.736 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 67.11 MHz ( period = 14.902 ns )

====================================================================================
Logic utilization : 22 %
    Combinational ALUTs : 1,988 / 12,480 ( 16 % )
    Dedicated logic registers : 699 / 12,480 ( 6 % )
Total registers : 699
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -13.427 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 56.84 MHz ( period = 17.593 ns )

====================================================================================
Logic utilization : 22 %
    Combinational ALUTs : 1,981 / 12,480 ( 16 % )
    Dedicated logic registers : 703 / 12,480 ( 6 % )
Total registers : 703
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -15.877 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 49.89 MHz ( period = 20.043 ns )

====================================================================================
Logic utilization : 22 %
    Combinational ALUTs : 1,983 / 12,480 ( 16 % )
    Dedicated logic registers : 704 / 12,480 ( 6 % )
Total registers : 704
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 86.24 MHz ; 86.24 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,898 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 709 / 38,000 ( 2 % )
Total registers : 709
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 76.64 MHz ; 76.64 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,902 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 705 / 38,000 ( 2 % )
Total registers : 705
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          0            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 68.49 MHz ; 68.49 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,903 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 712 / 38,000 ( 2 % )
Total registers : 712
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -19.589 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 42.10 MHz ( period = 23.755 ns )

====================================================================================
Total logic elements : 2,560 / 18,752 ( 14 % )
    Total combinational functions : 2,467 / 18,752 ( 13 % )
    Dedicated logic registers : 737 / 18,752 ( 4 % )
Total registers : 737
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -23.968 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 35.54 MHz ( period = 28.134 ns )

====================================================================================
Total logic elements : 2,566 / 18,752 ( 14 % )
    Total combinational functions : 2,467 / 18,752 ( 13 % )
    Dedicated logic registers : 737 / 18,752 ( 4 % )
Total registers : 737
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -29.584 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 29.63 MHz ( period = 33.750 ns )

====================================================================================
Total logic elements : 2,573 / 18,752 ( 14 % )
    Total combinational functions : 2,467 / 18,752 ( 13 % )
    Dedicated logic registers : 737 / 18,752 ( 4 % )
Total registers : 737
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 48.43 MHz ; 48.43 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,544 / 55,856 ( 5 % )
    Total combinational functions : 2,490 / 55,856 ( 4 % )
    Dedicated logic registers : 737 / 55,856 ( 1 % )
Total registers : 737
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 40.59 MHz ; 40.59 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,574 / 55,856 ( 5 % )
    Total combinational functions : 2,536 / 55,856 ( 5 % )
    Dedicated logic registers : 737 / 55,856 ( 1 % )
Total registers : 737
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 33.57 MHz ; 33.57 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,563 / 55,856 ( 5 % )
    Total combinational functions : 2,533 / 55,856 ( 5 % )
    Dedicated logic registers : 737 / 55,856 ( 1 % )
Total registers : 737
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 47.07 MHz ; 47.07 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,538 / 21,280 ( 12 % )
    Total combinational functions : 2,491 / 21,280 ( 12 % )
    Dedicated logic registers : 737 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary             ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 41.6 MHz ; 41.6 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,566 / 21,280 ( 12 % )
    Total combinational functions : 2,529 / 21,280 ( 12 % )
    Dedicated logic registers : 737 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 34.69 MHz ; 34.69 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,590 / 21,280 ( 12 % )
    Total combinational functions : 2,524 / 21,280 ( 12 % )
    Dedicated logic registers : 737 / 21,280 ( 3 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.51 MHz ; 42.51 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,956 / 40,128 ( 5 % )
    Dedicated logic registers : 755 / 40,128 ( 2 % )
Total registers : 755
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary              ;
+----------+-----------------+------------+------+
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
+----------+-----------------+------------+------+
; 76.3 MHz ; 76.3 MHz        ; dco_clk    ;      ;
+----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 1,985 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 754 / 36,100 ( 2 % )
Total registers : 754
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 66.81 MHz ; 66.81 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 1,986 / 36,100 ( 6 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 759 / 36,100 ( 2 % )
Total registers : 759
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 59.04 MHz ; 59.04 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 1,980 / 36,100 ( 5 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 761 / 36,100 ( 2 % )
Total registers : 761
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -19.816 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 41.70 MHz ( period = 23.982 ns )

====================================================================================
Total logic elements : 2,742 / 10,570 ( 26 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.881 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 36.97 MHz ( period = 27.047 ns )

====================================================================================
Total logic elements : 2,743 / 10,570 ( 26 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -27.543 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 31.54 MHz ( period = 31.709 ns )

====================================================================================
Total logic elements : 2,743 / 10,570 ( 26 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -10.966 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 66.09 MHz ( period = 15.132 ns )

====================================================================================
Logic utilization : 23 %
    Combinational ALUTs : 2,050 / 12,480 ( 16 % )
    Dedicated logic registers : 742 / 12,480 ( 6 % )
Total registers : 742
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -12.621 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 59.57 MHz ( period = 16.787 ns )

====================================================================================
Logic utilization : 23 %
    Combinational ALUTs : 2,070 / 12,480 ( 17 % )
    Dedicated logic registers : 746 / 12,480 ( 6 % )
Total registers : 746
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -15.826 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 50.02 MHz ( period = 19.992 ns )

====================================================================================
Logic utilization : 23 %
    Combinational ALUTs : 2,067 / 12,480 ( 17 % )
    Dedicated logic registers : 745 / 12,480 ( 6 % )
Total registers : 745
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 86.72 MHz ; 86.72 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,994 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 762 / 38,000 ( 2 % )
Total registers : 762
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 73.49 MHz ; 73.49 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,986 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 757 / 38,000 ( 2 % )
Total registers : 757
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            0    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 65.19 MHz ; 65.19 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 1,991 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 755 / 38,000 ( 2 % )
Total registers : 755
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -20.396 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 40.71 MHz ( period = 24.562 ns )

====================================================================================
Total logic elements : 2,690 / 18,752 ( 14 % )
    Total combinational functions : 2,578 / 18,752 ( 14 % )
    Dedicated logic registers : 779 / 18,752 ( 4 % )
Total registers : 779
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -25.280 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 33.96 MHz ( period = 29.446 ns )

====================================================================================
Total logic elements : 2,682 / 18,752 ( 14 % )
    Total combinational functions : 2,578 / 18,752 ( 14 % )
    Dedicated logic registers : 779 / 18,752 ( 4 % )
Total registers : 779
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone II (EP2C20F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -33.745 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 26.38 MHz ( period = 37.911 ns )

====================================================================================
Total logic elements : 2,694 / 18,752 ( 14 % )
    Total combinational functions : 2,578 / 18,752 ( 14 % )
    Dedicated logic registers : 779 / 18,752 ( 4 % )
Total registers : 779
Total pins : 80 / 315 ( 25 % )
Total virtual pins : 0
Total memory bits : 81,920 / 239,616 ( 34 % )
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 45.61 MHz ; 45.61 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,671 / 55,856 ( 5 % )
    Total combinational functions : 2,616 / 55,856 ( 5 % )
    Dedicated logic registers : 779 / 55,856 ( 1 % )
Total registers : 779
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 40.86 MHz ; 40.86 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,701 / 55,856 ( 5 % )
    Total combinational functions : 2,656 / 55,856 ( 5 % )
    Dedicated logic registers : 779 / 55,856 ( 1 % )
Total registers : 779
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone III (EP3C55F484C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 32.86 MHz ; 32.86 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,714 / 55,856 ( 5 % )
    Total combinational functions : 2,655 / 55,856 ( 5 % )
    Dedicated logic registers : 779 / 55,856 ( 1 % )
Total registers : 779
Total pins : 80 / 328 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 2,396,160 ( 3 % )
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 46.67 MHz ; 46.67 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,638 / 21,280 ( 12 % )
    Total combinational functions : 2,601 / 21,280 ( 12 % )
    Dedicated logic registers : 779 / 21,280 ( 4 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 39.03 MHz ; 39.03 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,685 / 21,280 ( 13 % )
    Total combinational functions : 2,643 / 21,280 ( 12 % )
    Dedicated logic registers : 779 / 21,280 ( 4 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1200mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 37.03 MHz ; 37.03 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Total logic elements : 2,678 / 21,280 ( 13 % )
    Total combinational functions : 2,646 / 21,280 ( 12 % )
    Dedicated logic registers : 779 / 21,280 ( 4 % )
Total registers : 0
Total pins : 80 / 167 ( 48 % )
Total virtual pins : 0
Total memory bits : 81,920 / 774,144 ( 11 % )
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria GX (EP1AGX50CF484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow Model Fmax Summary                         ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 42.18 MHz ; 42.18 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 7 %
    Combinational ALUTs : 2,084 / 40,128 ( 5 % )
    Dedicated logic registers : 806 / 40,128 ( 2 % )
Total registers : 806
Total pins : 80 / 254 ( 31 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
DSP block 9-bit elements : 0 / 208 ( 0 % )
Total GXB Receiver Channels : 0 / 4 ( 0 % )
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 79.81 MHz ; 79.81 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 2,062 / 36,100 ( 6 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 798 / 36,100 ( 2 % )
Total registers : 798
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 65.35 MHz ; 65.35 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 2,050 / 36,100 ( 6 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 795 / 36,100 ( 2 % )
Total registers : 795
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 900mV 85C Model Fmax Summary               ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 57.41 MHz ; 57.41 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 2,059 / 36,100 ( 6 % )
    Memory ALUTs : 0 / 18,050 ( 0 % )
    Dedicated logic registers : 800 / 36,100 ( 2 % )
Total registers : 800
Total pins : 80 / 404 ( 20 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
DSP block 18-bit elements : 0 / 232 ( 0 % )
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -21.015 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 39.71 MHz ( period = 25.181 ns )

====================================================================================
Total logic elements : 2,855 / 10,570 ( 27 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -6
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -22.997 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 36.81 MHz ( period = 27.163 ns )

====================================================================================
Total logic elements : 2,856 / 10,570 ( 27 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix (EP1S10F484C), speedgrade: -7
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -28.446 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 30.66 MHz ( period = 32.612 ns )

====================================================================================
Total logic elements : 2,856 / 10,570 ( 27 % )
Total pins : 80 / 336 ( 24 % )
Total virtual pins : 0
Total memory bits : 81,920 / 920,448 ( 9 % )
DSP block 9-bit elements : 0 / 48 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -11.043 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 65.75 MHz ( period = 15.209 ns )

====================================================================================
Logic utilization : 24 %
    Combinational ALUTs : 2,176 / 12,480 ( 17 % )
    Dedicated logic registers : 792 / 12,480 ( 6 % )
Total registers : 792
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -12.709 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 59.26 MHz ( period = 16.875 ns )

====================================================================================
Logic utilization : 24 %
    Combinational ALUTs : 2,176 / 12,480 ( 17 % )
    Dedicated logic registers : 788 / 12,480 ( 6 % )
Total registers : 788
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix II (EP2S15F484C), speedgrade: -5
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
Type           : Clock Setup: 'dco_clk'
Slack          : -16.114 ns
Required Time  : 240.04 MHz ( period = 4.166 ns )
Actual Time    : 49.31 MHz ( period = 20.280 ns )

====================================================================================
Logic utilization : 24 %
    Combinational ALUTs : 2,165 / 12,480 ( 17 % )
    Dedicated logic registers : 787 / 12,480 ( 6 % )
Total registers : 787
Total pins : 80 / 343 ( 23 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 419,328 ( 20 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -2
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 85.01 MHz ; 85.01 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 2,049 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 798 / 38,000 ( 2 % )
Total registers : 798
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -3
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 75.35 MHz ; 75.35 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 2,048 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 797 / 38,000 ( 2 % )
Total registers : 797
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
#####################################################################################

#####################################################################################
#                            START SYNTHESIS (SPEED optimized)
#====================================================================================
# Stratix III (EP3SE50F484C), speedgrade: -4
#====================================================================================
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
#     12          10          1         1            1          1            1    
#====================================================================================
+-------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary              ;
+-----------+-----------------+------------+------+
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 68.43 MHz ; 68.43 MHz       ; dco_clk    ;      ;
+-----------+-----------------+------------+------+

====================================================================================
Logic utilization : 8 %
    Combinational ALUTs : 2,054 / 38,000 ( 5 % )
    Memory ALUTs : 0 / 19,000 ( 0 % )
    Dedicated logic registers : 804 / 38,000 ( 2 % )
Total registers : 804
Total pins : 80 / 296 ( 27 % )
Total virtual pins : 0
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
DSP block 18-bit elements : 0 / 384 ( 0 % )
Total PLLs : 0 / 4 ( 0 % )
Total DLLs : 0 / 4 ( 0 % )

====================================================================================
#                            SYNTHESIS DONE
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