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<HTML><HEAD><TITLE>Synthesis Report</TITLE>
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<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis&nbsp;Report</B><P></P><B><CENTER>di&nbsp;26.&nbsp;feb&nbsp;15:21:57&nbsp;2013</CENTER></B><BR><HR><BR>Release&nbsp;12.4&nbsp;-&nbsp;xst&nbsp;M.81d&nbsp;(nt)<BR>Copyright&nbsp;(c)&nbsp;1995-2010&nbsp;Xilinx,&nbsp;Inc.&nbsp;&nbsp;All&nbsp;rights&nbsp;reserved.<BR>--&gt;&nbsp;Parameter&nbsp;TMPDIR&nbsp;set&nbsp;to&nbsp;xst/projnav.tmp<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.11&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Parameter&nbsp;xsthdpdir&nbsp;set&nbsp;to&nbsp;xst<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.11&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Reading&nbsp;design:&nbsp;mod_sim_exp_core.prj<BR><BR>TABLE&nbsp;OF&nbsp;CONTENTS<BR>&nbsp;&nbsp;1)&nbsp;Synthesis&nbsp;Options&nbsp;Summary<BR>&nbsp;&nbsp;2)&nbsp;HDL&nbsp;Parsing<BR>&nbsp;&nbsp;3)&nbsp;HDL&nbsp;Elaboration<BR>&nbsp;&nbsp;4)&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.1)&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;5)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.1)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;6)&nbsp;Low&nbsp;Level&nbsp;Synthesis<BR>&nbsp;&nbsp;7)&nbsp;Partition&nbsp;Report<BR>&nbsp;&nbsp;8)&nbsp;Design&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.1)&nbsp;Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.2)&nbsp;Device&nbsp;utilization&nbsp;summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.3)&nbsp;Partition&nbsp;Resource&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4)&nbsp;Timing&nbsp;Report<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.1)&nbsp;Clock&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.2)&nbsp;Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.3)&nbsp;Timing&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.4)&nbsp;Timing&nbsp;Details<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.5)&nbsp;Cross&nbsp;Clock&nbsp;Domains&nbsp;Report<BR><BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Synthesis&nbsp;Options&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR>----&nbsp;Source&nbsp;Parameters<BR>Input&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"mod_sim_exp_core.prj"<BR>Input&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;mixed<BR>Ignore&nbsp;Synthesis&nbsp;Constraint&nbsp;File&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR><BR>----&nbsp;Target&nbsp;Parameters<BR>Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"mod_sim_exp_core"<BR>Output&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NGC<BR>Target&nbsp;Device&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;xc6vlx240t-1-ff1156<BR><BR>----&nbsp;Source&nbsp;Options<BR>Top&nbsp;Module&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;mod_sim_exp_core<BR>Automatic&nbsp;FSM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>FSM&nbsp;Encoding&nbsp;Algorithm&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Safe&nbsp;Implementation&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR>FSM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;LUT<BR>RAM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>RAM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nb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UNTER_SYNC>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<COUNTER_SYNC>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<COUNTER_SYNC>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<SYS_PIPELINE>&nbsp;(architecture&nbsp;<STRUCTURAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<SYS_STAGE>&nbsp;(architecture&nbsp;<STRUCTURAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<ADDER_BLOCK>&nbsp;(architecture&nbsp;<STRUCTURAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<CELL_1B_ADDER>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<STANDARD_CELL_BLOCK>&nbsp;(architecture&nbsp;<STRUCTURAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<CELL_1B>&nbsp;(architecture&nbsp;<STRUCTURAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<CELL_1B_MUX>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<REGISTER_N>&nbsp;(architecture&nbsp;<BEHAVORIAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<REGISTER_1B>&nbsp;(architecture&nbsp;<BEHAVORIAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<SYS_FIRST_CELL_LOGIC>&nbsp;(architecture&nbsp;<BEHAVORIAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<SYS_LAST_CELL_LOGIC>&nbsp;(architecture&nbsp;<BEHAVORIAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<OPERAND_MEM>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<OPERAND_RAM>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:89&nbsp;-&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd"&nbsp;Line&nbsp;475:&nbsp;<OPERAND_DP>&nbsp;remains&nbsp;a&nbsp;black-box&nbsp;since&nbsp;it&nbsp;has&nbsp;no&nbsp;binding&nbsp;entity.<BR><BR>Elaborating&nbsp;entity&nbsp;<MODULUS_RAM>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:89&nbsp;-&nbsp;"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd"&nbsp;Line&nbsp;495:&nbsp;<OPERANDS_SP>&nbsp;remains&nbsp;a&nbsp;black-box&nbsp;since&nbsp;it&nbsp;has&nbsp;no&nbsp;binding&nbsp;entity.<BR><BR>Elaborating&nbsp;entity&nbsp;<FIFO_PRIMITIVE>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<MONT_CTRL>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>Elaborating&nbsp;entity&nbsp;<AUTORUN_CNTRL>&nbsp;(architecture&nbsp;<BEHAVIORAL>)&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MOD_SIM_EXP_CORE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_core.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;C_NR_BITS_TOTAL&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;C_NR_STAGES_TOTAL&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;C_NR_STAGES_LOW&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;C_SPLIT_PIPELINE&nbsp;=&nbsp;true<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;C_NR_OP&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;C_NR_M&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;C_FIFO_DEPTH&nbsp;=&nbsp;32<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_core.vhd"&nbsp;line&nbsp;167:&nbsp;Output&nbsp;port&nbsp;<NOPOP>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<THE_EXPONENT_FIFO>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MOD_SIM_EXP_CORE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MONT_MULTIPLIER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mont_multiplier.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;split&nbsp;=&nbsp;true<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4x18-bit&nbsp;Read&nbsp;Only&nbsp;RAM&nbsp;for&nbsp;signal&nbsp;&lt;_n0015&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>Unit&nbsp;<MONT_MULTIPLIER>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<D_FLIP_FLOP>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/d_flip_flop.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<D_FLIP_FLOP>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<X_SHIFT_REG>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/x_shift_reg.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1536-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<X_REG>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;1536&nbsp;D-type&nbsp;flip-flop(s).<BR>	inferred&nbsp;1536&nbsp;Multiplexer(s).<BR>Unit&nbsp;<X_SHIFT_REG>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<STEPPING_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/stepping_logic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	no&nbsp;macro.<BR>Unit&nbsp;<STEPPING_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_1>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;7-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;7-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[6]_GND_12_O_ADD_2_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_12_O_SUB_1_OUT<31:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;79.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_12_O_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;79<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR>	inferred&nbsp;&nbsp;&nbsp;8&nbsp;D-type&nbsp;flip-flop(s).<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR>	inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_1>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_2>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;11-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;11-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[10]_GND_38_O_ADD_2_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_38_O_SUB_1_OUT<31:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;79.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<RESET_VALUE[31]_GND_38_O_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;79<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR>	inferred&nbsp;&nbsp;12&nbsp;D-type&nbsp;flip-flop(s).<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR>	inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_2>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<COUNTER_SYNC_3>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/counter_sync.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;max_value&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<OVERFLOW>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<COUNT_PROC.STEPS_COUNTER[0]_PWR_15_O_ADD_2_OUT<0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;83.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR>	inferred&nbsp;&nbsp;&nbsp;2&nbsp;D-type&nbsp;flip-flop(s).<BR>	inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<COUNTER_SYNC_3>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_PIPELINE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;t&nbsp;=&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;tl&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;split&nbsp;=&nbsp;true<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<MY_COUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<XOUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_pipeline.vhd"&nbsp;line&nbsp;133:&nbsp;Output&nbsp;port&nbsp;<QOUT>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<PIPELINE_STAGES[95].STAGE>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<START_STAGE<32>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;270.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<R_SEL_L>&nbsp;created&nbsp;at&nbsp;line&nbsp;304.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;11&nbsp;Multiplexer(s).<BR>Unit&nbsp;<SYS_PIPELINE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_STAGE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_stage.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<SYS_STAGE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<ADDER_BLOCK>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/adder_block.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	no&nbsp;macro.<BR>Unit&nbsp;<ADDER_BLOCK>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B_ADDER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b_adder.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>Unit&nbsp;<CELL_1B_ADDER>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<STANDARD_CELL_BLOCK>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/standard_cell_block.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	no&nbsp;macro.<BR>Unit&nbsp;<STANDARD_CELL_BLOCK>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	no&nbsp;macro.<BR>Unit&nbsp;<CELL_1B>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<CELL_1B_MUX>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/cell_1b_mux.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<RESULT>&nbsp;created&nbsp;at&nbsp;line&nbsp;72.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<CELL_1B_MUX>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<REGISTER_N>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/register_n.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;16<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;16-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;16&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<REGISTER_N>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<REGISTER_1B>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/register_1b.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<REGISTER_1B>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_FIRST_CELL_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_first_cell_logic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>Unit&nbsp;<SYS_FIRST_CELL_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<SYS_LAST_CELL_LOGIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd".<BR>INFO:Xst:3010&nbsp;-&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/sys_last_cell_logic.vhd"&nbsp;line&nbsp;86:&nbsp;Output&nbsp;port&nbsp;<R>&nbsp;of&nbsp;the&nbsp;instance&nbsp;<REDUCTION_ADDER>&nbsp;is&nbsp;unconnected&nbsp;or&nbsp;connected&nbsp;to&nbsp;loadless&nbsp;signal.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	no&nbsp;macro.<BR>Unit&nbsp;<SYS_LAST_CELL_LOGIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_MEM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;n&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_MEM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;3-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<RESULT_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;120.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;3&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_RAM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MODULUS_RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MODULUS_RAM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<FIFO_PRIMITIVE>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/fifo_primitive.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RESET_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RESET_PROC.CLK_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<GND_108_O_GND_108_O_SUB_2_OUT<1:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;100.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR>	inferred&nbsp;&nbsp;&nbsp;3&nbsp;D-type&nbsp;flip-flop(s).<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Multiplexer(s).<BR>Unit&nbsp;<FIFO_PRIMITIVE>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MONT_CTRL>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/mont_ctrl.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;3-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_UP_COUNTER>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<CALC_TIME_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_D>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;3-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<START_UP_COUNTER[2]_GND_114_O_ADD_0_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;128.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR>	inferred&nbsp;&nbsp;&nbsp;5&nbsp;D-type&nbsp;flip-flop(s).<BR>	inferred&nbsp;&nbsp;&nbsp;5&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MONT_CTRL>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<AUTORUN_CNTRL>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/autorun_cntrl.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<BIT_COUNTER_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RUNNING_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_MULTIPLIER_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<START_CYCLE_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<MULT_DONE_DEL_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<CYCLE_COUNTER_I>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;4-bit&nbsp;subtractor&nbsp;for&nbsp;signal&nbsp;<GND_115_O_GND_115_O_SUB_4_OUT<3:0>&gt;&nbsp;created&nbsp;at&nbsp;line&nbsp;113.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;16-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<E0_BIT_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;122.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;16-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<E1_BIT_I>&nbsp;created&nbsp;at&nbsp;line&nbsp;123.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>	inferred&nbsp;&nbsp;&nbsp;1&nbsp;Adder/Subtractor(s).<BR>	inferred&nbsp;&nbsp;&nbsp;9&nbsp;D-type&nbsp;flip-flop(s).<BR>	inferred&nbsp;&nbsp;&nbsp;7&nbsp;Multiplexer(s).<BR>Unit&nbsp;<AUTORUN_CNTRL>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;4x18-bit&nbsp;single-port&nbsp;Read&nbsp;Only&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;8<BR>&nbsp;1-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;11-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;2-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;3-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;32-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;4-bit&nbsp;subtractor&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;7-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;695<BR>&nbsp;1-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;593<BR>&nbsp;11-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;1536-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;16-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR>&nbs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-----------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+----------------------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+----------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_multiplier/delay_1_cycle/dout)|&nbsp;3786&nbsp;&nbsp;|<BR>-----------------------------------+----------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>---------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------+<BR>Control&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>---------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------+<BR>the_memory/m_ram/modulus_0/BU2/doutb(0)(the_memory/m_ram/modulus_0/BU2/XST_GND:G)|&nbsp;NONE(the_memory/m_ram/modulus_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/m_ram/modulus_1/BU2/doutb(0)(the_memory/m_ram/modulus_1/BU2/XST_GND:G)|&nbsp;NONE(the_memory/m_ram/modulus_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/m_ram/modulus_2/BU2/doutb(0)(the_memory/m_ram/modulus_2/BU2/XST_GND:G)|&nbsp;NONE(the_memory/m_ram/modulus_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SP.SIMPLE_PRIM36.ram)&nbsp;|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/xy_ram/op_0/BU2/rdaddrecc(0)(the_memory/xy_ram/op_0/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_memory/xy_ram/op_0/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/xy_ram/op_1/BU2/rdaddrecc(0)(the_memory/xy_ram/op_1/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>the_memory/xy_ram/op_2/BU2/rdaddrecc(0)(the_memory/xy_ram/op_2/BU2/XST_GND:G)&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(the_memory/xy_ram/op_2/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram)|&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------+-------+<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;5.964ns&nbsp;(Maximum&nbsp;Frequency:&nbsp;167.673MHz)<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;5.340ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;3.208ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;1.410ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;5.964ns&nbsp;(frequency:&nbsp;167.673MHz)<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;123290&nbsp;/&nbsp;9692<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.964ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;10)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[31].stage/reduction_adder/carry_reg/dout&nbsp;(FF)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;the_multiplier/systolic_array/pipeline_stages[31].stage/reduction_adder/carry_reg/dout&nbsp;to&nbsp;the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDC:C-&gt;Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[31].stage/reduction_adder/carry_reg/dout&nbsp;(the_multiplier/systolic_array/pipeline_stages[31].stage/reduction_adder/carry_reg/dout)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_multiplier/systolic_array/Mmux_red_cin_stage&lt;32&gt;11&nbsp;(the_multiplier/systolic_array/red_cin_stage&lt;32&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[1].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[3].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;4&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[5].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;6&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[7].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;8&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[9].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;10&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[11].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;12&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[13].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;14&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.399&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/Mmux_r61&nbsp;(r&lt;526&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'the_memory/xy_ram/op_1'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'BU2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:DIBDI0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.707&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.964ns&nbsp;(1.694ns&nbsp;logic,&nbsp;4.270ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(28.4%&nbsp;logic,&nbsp;71.6%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;15286&nbsp;/&nbsp;8029<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.340ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;10)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;p_sel&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;p_sel&lt;1&gt;&nbsp;to&nbsp;the_memory/xy_ram/op_1/BU2/U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;the_multiplier/systolic_array/Mmux_red_cin_stage&lt;32&gt;11&nbsp;(the_multiplier/systolic_array/red_cin_stage&lt;32&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[1].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[3].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;4&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[5].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;6&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[7].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;8&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[9].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;10&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[11].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;12&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I4-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.431&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/adder_chain[13].adders/cout1&nbsp;(the_multiplier/systolic_array/pipeline_stages[32].stage/reduction_adder/carry&lt;14&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.399&nbsp;&nbsp;the_multiplier/systolic_array/pipeline_stages[32].stage/Mmux_r61&nbsp;(r&lt;526&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'the_memory/xy_ram/op_1'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;begin&nbsp;scope:&nbsp;'BU2'<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:DIBDI0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.707&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;U0/blk_mem_generator/valid.cstr/ramloop[7].ram.r/v6_noinit.ram/TRUE_DP.SIMPLE_PRIM36.ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.340ns&nbsp;(1.501ns&nbsp;logic,&nbsp;3.839ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(28.1%&nbsp;logic,&nbsp;71.9%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;167&nbsp;/&nbsp;37<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3.208ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;the_exponent_fifo/FIFO18E1_inst&nbsp;(UNKNOWN)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ready&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;the_exponent_fifo/FIFO18E1_inst&nbsp;to&nbsp;ready<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FIFO18E1:RDCLK-&gt;DO22&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.742&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;the_exponent_fifo/FIFO18E1_inst&nbsp;(fifo_dout&lt;22&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_51&nbsp;(the_control_unit/autorun_control_logic/Mmux_e1_bit_i_51)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_4_f7&nbsp;(the_control_unit/autorun_control_logic/Mmux_e1_bit_i_4_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF8:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6&nbsp;&nbsp;&nbsp;0.175&nbsp;&nbsp;&nbsp;0.614&nbsp;&nbsp;the_control_unit/autorun_control_logic/Mmux_e1_bit_i_2_f8&nbsp;(the_control_unit/autorun_control_logic/e1_bit_i)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.587&nbsp;&nbsp;the_control_unit/autorun_control_logic/done_i&nbsp;(the_control_unit/auto_done)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/done1&nbsp;(ready)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3.208ns&nbsp;(1.369ns&nbsp;logic,&nbsp;1.839ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(42.7%&nbsp;logic,&nbsp;57.3%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;70&nbsp;/&nbsp;35<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.410ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;3)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;exp_m&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ready&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;exp_m&nbsp;to&nbsp;ready<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.437&nbsp;&nbsp;the_control_unit/start_auto1&nbsp;(the_control_unit/start_auto)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.587&nbsp;&nbsp;the_control_unit/autorun_control_logic/done_i&nbsp;(the_control_unit/auto_done)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT3:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;the_control_unit/done1&nbsp;(ready)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.410ns&nbsp;(0.386ns&nbsp;logic,&nbsp;1.024ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(27.4%&nbsp;logic,&nbsp;72.6%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;clk<BR>---------------+---------+---------+---------+---------+<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<BR>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<BR>---------------+---------+---------+---------+---------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;5.964|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------+---------+---------+---------+---------+<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;169.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;169.37&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;382080&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;8&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;7&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
 

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