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<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis&nbsp;Report</B><P></P><B><CENTER>wo&nbsp;6.&nbsp;mrt&nbsp;15:04:45&nbsp;2013</CENTER></B><BR><HR><BR>Release&nbsp;12.4&nbsp;-&nbsp;xst&nbsp;M.81d&nbsp;(nt)<BR>Copyright&nbsp;(c)&nbsp;1995-2010&nbsp;Xilinx,&nbsp;Inc.&nbsp;&nbsp;All&nbsp;rights&nbsp;reserved.<BR>--&gt;&nbsp;Parameter&nbsp;TMPDIR&nbsp;set&nbsp;to&nbsp;xst/projnav.tmp<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.10&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Parameter&nbsp;xsthdpdir&nbsp;set&nbsp;to&nbsp;xst<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.10&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Reading&nbsp;design:&nbsp;operand_mem.prj<BR><BR>TABLE&nbsp;OF&nbsp;CONTENTS<BR>&nbsp;&nbsp;1)&nbsp;Synthesis&nbsp;Options&nbsp;Summary<BR>&nbsp;&nbsp;2)&nbsp;HDL&nbsp;Parsing<BR>&nbsp;&nbsp;3)&nbsp;HDL&nbsp;Elaboration<BR>&nbsp;&nbsp;4)&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.1)&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;5)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.1)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;6)&nbsp;Low&nbsp;Level&nbsp;Synthesis<BR>&nbsp;&nbsp;7)&nbsp;Partition&nbsp;Report<BR>&nbsp;&nbsp;8)&nbsp;Design&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.1)&nbsp;Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.2)&nbsp;Device&nbsp;utilization&nbsp;summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.3)&nbsp;Partition&nbsp;Resource&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4)&nbsp;Timing&nbsp;Report<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.1)&nbsp;Clock&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.2)&nbsp;Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.3)&nbsp;Timing&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.4)&nbsp;Timing&nbsp;Details<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.5)&nbsp;Cross&nbsp;Clock&nbsp;Domains&nbsp;Report<BR><BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Synthesis&nbsp;Options&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR>----&nbsp;Source&nbsp;Parameters<BR>Input&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"operand_mem.prj"<BR>Input&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;mixed<BR>Ignore&nbsp;Synthesis&nbsp;Constraint&nbsp;File&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR><BR>----&nbsp;Target&nbsp;Parameters<BR>Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"operand_mem"<BR>Output&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NGC<BR>Target&nbsp;Device&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;xc6vlx240t-1-ff1156<BR><BR>----&nbsp;Source&nbsp;Options<BR>Top&nbsp;Module&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;operand_mem<BR>Automatic&nbsp;FSM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>FSM&nbsp;Encoding&nbsp;Algorithm&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Safe&nbsp;Implementation&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR>FSM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;LUT<BR>RAM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>RAM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;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-----+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+--------------------------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM)|&nbsp;96&nbsp;&nbsp;&nbsp;&nbsp;|<BR>-----------------------------------+--------------------------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>No&nbsp;asynchronous&nbsp;control&nbsp;signals&nbsp;found&nbsp;in&nbsp;this&nbsp;design<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;No&nbsp;path&nbsp;found<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;2.133ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;4.472ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;2.140ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;8928&nbsp;/&nbsp;5664<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.133ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;1&gt;&nbsp;to&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.684&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_weA_RAM&lt;13&gt;111&nbsp;(gen_RAM.xy_ram_gen/N35)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.419&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_weA_RAM&lt;1&gt;11&nbsp;(gen_RAM.xy_ram_gen/weA_RAM&lt;1&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:WEA0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.515&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.133ns&nbsp;(1.030ns&nbsp;logic,&nbsp;1.103ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(48.3%&nbsp;logic,&nbsp;51.7%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;5632&nbsp;/&nbsp;3104<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.472ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOBDO31&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;(gen_RAM.xy_ram_gen/doutB_RAM&lt;26&gt;&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_11121&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_11121)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_624&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_624)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7_23&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f724)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB251&nbsp;(gen_RAM.xy_ram_gen/Mmux_doutB25)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB25_f7&nbsp;(data_out&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.472ns&nbsp;(2.773ns&nbsp;logic,&nbsp;1.699ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(62.0%&nbsp;logic,&nbsp;38.0%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;1827&nbsp;/&nbsp;33<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;1&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_111&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_111)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_6&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_6)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB110&nbsp;(gen_RAM.xy_ram_gen/Mmux_doutB1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB1_f7&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(1.079ns&nbsp;logic,&nbsp;1.061ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(50.4%&nbsp;logic,&nbsp;49.6%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;41.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;41.06&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;277112&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>
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