OpenCores
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Subversion Repositories steelcore

[/] [vivado/] [steel-core.xpr] - Rev 11

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<!-- Product Version: Vivado v2019.2 (64-bit)              -->
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<!-- Copyright 1986-2019 Xilinx, Inc. All Rights Reserved.   -->

<Project Version="7" Minor="44" Path="/home/rafa/ufrgs/steel-core/vivado/steel-core.xpr">
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      <File Path="$PPRDIR/../riscv-tests/rv32ui-p-fence_i.mem">
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      <File Path="$PPRDIR/../riscv-tests/rv32ui-p-sb.mem">
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      <File Path="$PPRDIR/../compliance/I-AND-01.elf.mem">
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      </File>
      <File Path="$PPRDIR/../compliance/I-CSRRCI-01.elf.mem">
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          <Attr Name="UsedIn" Val="synthesis"/>
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      </File>
      <File Path="$PPRDIR/../compliance/I-CSRRWI-01.elf.mem">
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          <Attr Name="UsedIn" Val="synthesis"/>
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      </File>
      <File Path="$PPRDIR/../compliance/I-CSRRS-01.elf.mem">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PPRDIR/../compliance/I-CSRRW-01.elf.mem">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sources_1/imports/util/hello.hex">
        <FileInfo SFType="MEM">
          <Attr Name="ImportPath" Val="$PPRDIR/../util/hello.hex"/>
          <Attr Name="ImportTime" Val="1602685950"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="soc_top"/>
      </Config>
    </FileSet>
    <FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
      <Filter Type="Constrs"/>
      <File Path="$PSRCDIR/constrs_1/new/contraints.xdc">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TargetConstrsFile" Val="$PSRCDIR/constrs_1/new/contraints.xdc"/>
        <Option Name="ConstrsType" Val="XDC"/>
      </Config>
    </FileSet>
    <FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
      <Filter Type="Srcs"/>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_compliance.v">
        <FileInfo>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_compliance.v"/>
          <Attr Name="ImportTime" Val="1602395046"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/soc/bench/tb_soc_top.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../soc/bench/tb_soc_top.v"/>
          <Attr Name="ImportTime" Val="1602098745"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/soc/bench/tb_uart_tx.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../soc/bench/tb_uart_tx.v"/>
          <Attr Name="ImportTime" Val="1596916719"/>
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          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_store_unit.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_store_unit.v"/>
          <Attr Name="ImportTime" Val="1596916485"/>
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          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_steel_top.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_steel_top.v"/>
          <Attr Name="ImportTime" Val="1596916305"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/soc/bench/tb_ram.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../soc/bench/tb_ram.v"/>
          <Attr Name="ImportTime" Val="1596915858"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_machine_mode.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_machine_mode.v"/>
          <Attr Name="ImportTime" Val="1596915615"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_load_unit.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_load_unit.v"/>
          <Attr Name="ImportTime" Val="1596915437"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_integer_file.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_integer_file.v"/>
          <Attr Name="ImportTime" Val="1596915303"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_decoder.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_decoder.v"/>
          <Attr Name="ImportTime" Val="1596915065"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_csr_file.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_csr_file.v"/>
          <Attr Name="ImportTime" Val="1596914932"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_branch_unit.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../rtl/bench/tb_branch_unit.v"/>
          <Attr Name="ImportTime" Val="1596914033"/>
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      <File Path="$PSRCDIR/sim_1/imports/steel-core/rtl/bench/tb_alu.v">
        <FileInfo>
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      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
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    <FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1">
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        <Option Name="TopAutoSet" Val="TRUE"/>
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  <Simulators>
    <Simulator Name="XSim">
      <Option Name="Description" Val="Vivado Simulator"/>
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    <Simulator Name="ModelSim">
      <Option Name="Description" Val="ModelSim Simulator"/>
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    <Simulator Name="Questa">
      <Option Name="Description" Val="Questa Advanced Simulator"/>
    </Simulator>
    <Simulator Name="IES">
      <Option Name="Description" Val="Incisive Enterprise Simulator (IES)"/>
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    <Simulator Name="Xcelium">
      <Option Name="Description" Val="Xcelium Parallel Simulator"/>
    </Simulator>
    <Simulator Name="VCS">
      <Option Name="Description" Val="Verilog Compiler Simulator (VCS)"/>
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    <Simulator Name="Riviera">
      <Option Name="Description" Val="Riviera-PRO Simulator"/>
    </Simulator>
  </Simulators>
  <Runs Version="1" Minor="11">
    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a100tcsg324-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2019"/>
        <Step Id="synth_design"/>
      </Strategy>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2019"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7a100tcsg324-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" SynthRun="synth_1" IncludeInArchive="true" GenFullBitstream="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2019"/>
        <Step Id="init_design"/>
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        <Step Id="post_route_phys_opt_design"/>
        <Step Id="write_bitstream"/>
      </Strategy>
      <ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2019"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
  </Runs>
  <MsgRule>
    <MsgAttr Name="RuleType" Val="0"/>
    <MsgAttr Name="Limit" Val="-1"/>
    <MsgAttr Name="NewSeverity" Val="ANY"/>
    <MsgAttr Name="Id" Val="Constraints 18-5210"/>
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    <MsgAttr Name="StringIsRegExp" Val="0"/>
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    <MsgAttr Name="Note" Val=""/>
    <MsgAttr Name="Author" Val=""/>
    <MsgAttr Name="CreatedTimestamp" Val=""/>
    <MsgAttr Name="StringsToMatch" Val="WARNING: [Constraints 18-5210] No constraints selected for write.
Resolution: This message can indicate that there are no constraints for the design, or it can indicate that the used_in flags are set such that the constraints are ignored. This later case is used when running synth_design to not write synthesis constraints to the resulting checkpoint. Instead, project constraints are read when the synthesized design is opened."/>
  </MsgRule>
  <MsgRule>
    <MsgAttr Name="RuleType" Val="0"/>
    <MsgAttr Name="Limit" Val="-1"/>
    <MsgAttr Name="NewSeverity" Val="ANY"/>
    <MsgAttr Name="Id" Val="filemgmt 56-3"/>
    <MsgAttr Name="Severity" Val="ANY"/>
    <MsgAttr Name="ShowRule" Val="1"/>
    <MsgAttr Name="RuleSource" Val="8"/>
    <MsgAttr Name="StringIsRegExp" Val="0"/>
    <MsgAttr Name="RuleId" Val="2"/>
    <MsgAttr Name="Note" Val=""/>
    <MsgAttr Name="Author" Val=""/>
    <MsgAttr Name="CreatedTimestamp" Val=""/>
    <MsgAttr Name="StringsToMatch" Val="WARNING: [filemgmt 56-3] Board Part Repository Path: Could not find the directory &apos;/root/.Xilinx/Vivado/2019.1/xhub/board_store&apos;."/>
  </MsgRule>
  <MsgRule>
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    <MsgAttr Name="CreatedTimestamp" Val=""/>
    <MsgAttr Name="StringsToMatch" Val="WARNING: [Board 49-44] Exception: boost::filesystem::status: Permission denied: &quot;/root/.Xilinx/Vivado/2019.1/xhub/board_store&quot;"/>
  </MsgRule>
  <MsgRule>
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    <MsgAttr Name="StringIsRegExp" Val="0"/>
    <MsgAttr Name="RuleId" Val="4"/>
    <MsgAttr Name="Note" Val=""/>
    <MsgAttr Name="Author" Val=""/>
    <MsgAttr Name="CreatedTimestamp" Val=""/>
    <MsgAttr Name="StringsToMatch" Val="WARNING: [IP_Flow 19-4067] Ignoring invalid widget type specified checkbox.Providing a default widget"/>
  </MsgRule>
  <MsgRule>
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    <MsgAttr Name="CreatedTimestamp" Val=""/>
    <MsgAttr Name="StringsToMatch" Val="WARNING: [filemgmt 56-12] File &apos;/home/rafa/ufrgs/steel-core/soc/bench/tb_gpio.v&apos; cannot be added to the project because it already exists in the project, skipping this file"/>
  </MsgRule>
  <MsgRule>
    <MsgAttr Name="RuleType" Val="0"/>
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    <MsgAttr Name="RuleSource" Val="8"/>
    <MsgAttr Name="StringIsRegExp" Val="0"/>
    <MsgAttr Name="RuleId" Val="6"/>
    <MsgAttr Name="Note" Val=""/>
    <MsgAttr Name="Author" Val=""/>
    <MsgAttr Name="CreatedTimestamp" Val=""/>
    <MsgAttr Name="StringsToMatch" Val="ERROR: [USF-XSim-62] &apos;elaborate&apos; step failed with error(s). Please check the Tcl console output or &apos;/home/rafa/ufrgs/steel-core/vivado/steel-core.sim/sim_1/behav/xsim/elaborate.log&apos; file for more information."/>
  </MsgRule>
  <MsgRule>
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    <MsgAttr Name="StringsToMatch" Val="ERROR: [Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation."/>
  </MsgRule>
  <MsgRule>
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    <MsgAttr Name="StringsToMatch" Val="WARNING: [filemgmt 56-3] IPUserFilesDir: Could not find the directory &apos;/home/rafa/ufrgs/steel-core/vivado/steel-core.ip_user_files&apos;."/>
  </MsgRule>
  <MsgRule>
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    <MsgAttr Name="StringsToMatch" Val="WARNING: [Synth 8-6841] Block RAM (mem/ram_reg) originally specified as a Byte Wide Write Enable RAM cannot take advantage of ByteWide feature and is implemented with single write enable per RAM due to following reason.
(address width (13) is more than optimal threshold of 12. Implementing using BWWE will require more logic and timing would be suboptimal. Please use attribute ram_decomp = power if BWWE is desired.)"/>
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