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Fitter report for z80socSun Jun 19 14:42:58 2016Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition---------------------; Table of Contents ;---------------------1. Legal Notice2. Fitter Summary3. Fitter Settings4. Parallel Compilation5. Ignored Assignments6. Incremental Compilation Preservation Summary7. Incremental Compilation Partition Settings8. Incremental Compilation Placement Preservation9. Pin-Out File10. Fitter Resource Usage Summary11. Fitter Partition Statistics12. Input Pins13. Output Pins14. Bidir Pins15. I/O Bank Usage16. All Package Pins17. Output Pin Default Load For Reported TCO18. Fitter Resource Utilization by Entity19. Delay Chain Summary20. Pad To Core Delay Chain Fanout21. Control Signals22. Global & Other Fast Signals23. Non-Global High Fan-Out Signals24. Fitter RAM Summary25. Other Routing Usage Summary26. LAB Logic Elements27. LAB-wide Signals28. LAB Signals Sourced29. LAB Signals Sourced Out30. LAB Distinct Inputs31. Fitter Device Options32. Operating Settings and Conditions33. Fitter Messages34. Fitter Suppressed Messages----------------; Legal Notice ;----------------Copyright (C) 1991-2013 Altera CorporationYour use of Altera Corporation's design tools, logic functionsand other software and tools, and its AMPP partner logicfunctions, and any output files from any of the foregoing(including device programming or simulation files), and anyassociated documentation or information are expressly subjectto the terms and conditions of the Altera Program LicenseSubscription Agreement, Altera MegaCore Function LicenseAgreement, or other applicable license agreement, including,without limitation, that your use is for the sole purpose ofprogramming logic devices manufactured by Altera and sold byAltera or its authorized distributors. Please refer to theapplicable agreement for further details.+--------------------------------------------------------------------------------------+; Fitter Summary ;+------------------------------------+-------------------------------------------------+; Fitter Status ; Successful - Sun Jun 19 14:42:58 2016 ;; Quartus II 64-Bit Version ; 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition ;; Revision Name ; z80soc ;; Top-level Entity Name ; Z80SOC ;; Family ; Cyclone II ;; Device ; EP2C20F484C7 ;; Timing Models ; Final ;; Total logic elements ; 2,544 / 18,752 ( 14 % ) ;; Total combinational functions ; 2,465 / 18,752 ( 13 % ) ;; Dedicated logic registers ; 535 / 18,752 ( 3 % ) ;; Total registers ; 535 ;; Total pins ; 281 / 315 ( 89 % ) ;; Total virtual pins ; 0 ;; Total memory bits ; 196,600 / 239,616 ( 82 % ) ;; Embedded Multiplier 9-bit elements ; 0 / 52 ( 0 % ) ;; Total PLLs ; 0 / 4 ( 0 % ) ;+------------------------------------+-------------------------------------------------++----------------------------------------------------------------------------------------------------------------------------------------------+; Fitter Settings ;+----------------------------------------------------------------------------+--------------------------------+--------------------------------+; Option ; Setting ; Default Value ;+----------------------------------------------------------------------------+--------------------------------+--------------------------------+; Device ; EP2C20F484C7 ; ;; Use smart compilation ; On ; Off ;; Fit Attempts to Skip ; 0 ; 0.0 ;; Fitter Effort ; Fast Fit ; Auto Fit ;; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;; Enable compact report table ; Off ; Off ;; Auto Merge PLLs ; On ; On ;; Ignore PLL Mode When Merging PLLs ; Off ; Off ;; Router Timing Optimization Level ; Normal ; Normal ;; Placement Effort Multiplier ; 1.0 ; 1.0 ;; Router Effort Multiplier ; 1.0 ; 1.0 ;; Always Enable Input Buffers ; Off ; Off ;; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;; Optimize Multi-Corner Timing ; On ; On ;; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;; Optimize Timing ; Normal compilation ; Normal compilation ;; Optimize Timing for ECOs ; Off ; Off ;; Regenerate full fit report during ECO compiles ; Off ; Off ;; Optimize IOC Register Placement for Timing ; Normal ; Normal ;; Limit to One Fitting Attempt ; Off ; Off ;; Final Placement Optimizations ; Automatically ; Automatically ;; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;; Fitter Initial Placement Seed ; 1 ; 1 ;; PCI I/O ; Off ; Off ;; Weak Pull-Up Resistor ; Off ; Off ;; Enable Bus-Hold Circuitry ; Off ; Off ;; Auto Global Memory Control Signals ; Off ; Off ;; Auto Packed Registers ; Auto ; Auto ;; Auto Delay Chains ; On ; On ;; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;; Perform Register Duplication for Performance ; Off ; Off ;; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;; Perform Register Retiming for Performance ; Off ; Off ;; Perform Asynchronous Signal Pipelining ; Off ; Off ;; Physical Synthesis Effort Level ; Normal ; Normal ;; Auto Global Clock ; On ; On ;; Auto Global Register Control Signals ; On ; On ;; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;+----------------------------------------------------------------------------+--------------------------------+--------------------------------+Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.+-------------------------------------+; Parallel Compilation ;+----------------------------+--------+; Processors ; Number ;+----------------------------+--------+; Number detected on machine ; 2 ;; Maximum allowed ; 1 ;+----------------------------+--------++---------------------------------------------------------------------------------------------+; Ignored Assignments ;+--------------+----------------+--------------+-------------+---------------+----------------+; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ;+--------------+----------------+--------------+-------------+---------------+----------------+; Location ; ; ; CLOCK_24[0] ; PIN_B12 ; QSF Assignment ;; Location ; ; ; CLOCK_24[1] ; PIN_A12 ; QSF Assignment ;; I/O Standard ; ; ; CLOCK_24[0] ; LVTTL ; QSF Assignment ;; I/O Standard ; ; ; CLOCK_24[1] ; LVTTL ; QSF Assignment ;; I/O Standard ; ; ; CLOCK_27[1] ; LVTTL ; QSF Assignment ;+--------------+----------------+--------------+-------------+---------------+----------------++----------------------------------------------+; Incremental Compilation Preservation Summary ;+---------------------+------------------------+; Type ; Value ;+---------------------+------------------------+; Placement (by node) ; ;; -- Requested ; 0 / 3351 ( 0.00 % ) ;; -- Achieved ; 0 / 3351 ( 0.00 % ) ;; ; ;; Routing (by net) ; ;; -- Requested ; 0 / 0 ( 0.00 % ) ;; -- Achieved ; 0 / 0 ( 0.00 % ) ;+---------------------+------------------------++----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Incremental Compilation Partition Settings ;+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------++------------------------------------------------------------------------------------------------------------+; Incremental Compilation Placement Preservation ;+--------------------------------+---------+-------------------+-------------------------+-------------------+; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;+--------------------------------+---------+-------------------+-------------------------+-------------------+; Top ; 3348 ; 0 ; N/A ; Source File ;; hard_block:auto_generated_inst ; 3 ; 0 ; N/A ; Source File ;+--------------------------------+---------+-------------------+-------------------------+-------------------++--------------+; Pin-Out File ;+--------------+The pin-out file can be found in F:/z80soc-local/hw/0.7.3/DE1/z80soc.pin.+--------------------------------------------------------------------------+; Fitter Resource Usage Summary ;+---------------------------------------------+----------------------------+; Resource ; Usage ;+---------------------------------------------+----------------------------+; Total logic elements ; 2,544 / 18,752 ( 14 % ) ;; -- Combinational with no register ; 2009 ;; -- Register only ; 79 ;; -- Combinational with a register ; 456 ;; ; ;; Logic element usage by number of LUT inputs ; ;; -- 4 input functions ; 1731 ;; -- 3 input functions ; 454 ;; -- <=2 input functions ; 280 ;; -- Register only ; 79 ;; ; ;; Logic elements by mode ; ;; -- normal mode ; 2279 ;; -- arithmetic mode ; 186 ;; ; ;; Total registers* ; 535 / 19,649 ( 3 % ) ;; -- Dedicated logic registers ; 535 / 18,752 ( 3 % ) ;; -- I/O registers ; 0 / 897 ( 0 % ) ;; ; ;; Total LABs: partially or completely used ; 179 / 1,172 ( 15 % ) ;; Virtual pins ; 0 ;; I/O pins ; 281 / 315 ( 89 % ) ;; -- Clock pins ; 6 / 8 ( 75 % ) ;; ; ;; Global signals ; 11 ;; M4Ks ; 48 / 52 ( 92 % ) ;; Total block memory bits ; 196,600 / 239,616 ( 82 % ) ;; Total block memory implementation bits ; 221,184 / 239,616 ( 92 % ) ;; Embedded Multiplier 9-bit elements ; 0 / 52 ( 0 % ) ;; PLLs ; 0 / 4 ( 0 % ) ;; Global clocks ; 11 / 16 ( 69 % ) ;; JTAGs ; 0 / 1 ( 0 % ) ;; ASMI blocks ; 0 / 1 ( 0 % ) ;; CRC blocks ; 0 / 1 ( 0 % ) ;; Average interconnect usage (total/H/V) ; 8% / 8% / 8% ;; Peak interconnect usage (total/H/V) ; 25% / 25% / 25% ;; Maximum fan-out ; 401 ;; Highest non-global fan-out ; 217 ;; Total fan-out ; 11520 ;; Average fan-out ; 3.40 ;+---------------------------------------------+----------------------------+* Register count does not include registers inside RAM blocks or DSP blocks.+------------------------------------------------------------------------------------------------------+; Fitter Partition Statistics ;+---------------------------------------------+-----------------------+--------------------------------+; Statistic ; Top ; hard_block:auto_generated_inst ;+---------------------------------------------+-----------------------+--------------------------------+; Difficulty Clustering Region ; Low ; Low ;; ; ; ;; Total logic elements ; 2544 / 18752 ( 14 % ) ; 0 / 18752 ( 0 % ) ;; -- Combinational with no register ; 2009 ; 0 ;; -- Register only ; 79 ; 0 ;; -- Combinational with a register ; 456 ; 0 ;; ; ; ;; Logic element usage by number of LUT inputs ; ; ;; -- 4 input functions ; 1731 ; 0 ;; -- 3 input functions ; 454 ; 0 ;; -- <=2 input functions ; 280 ; 0 ;; -- Register only ; 79 ; 0 ;; ; ; ;; Logic elements by mode ; ; ;; -- normal mode ; 2279 ; 0 ;; -- arithmetic mode ; 186 ; 0 ;; ; ; ;; Total registers ; 535 ; 0 ;; -- Dedicated logic registers ; 535 / 18752 ( 3 % ) ; 0 / 18752 ( 0 % ) ;; ; ; ;; Total LABs: partially or completely used ; 179 / 1172 ( 15 % ) ; 0 / 1172 ( 0 % ) ;; ; ; ;; Virtual pins ; 0 ; 0 ;; I/O pins ; 281 ; 0 ;; Embedded Multiplier 9-bit elements ; 0 / 52 ( 0 % ) ; 0 / 52 ( 0 % ) ;; Total memory bits ; 196600 ; 0 ;; Total RAM block bits ; 221184 ; 0 ;; M4K ; 48 / 52 ( 92 % ) ; 0 / 52 ( 0 % ) ;; Clock control block ; 11 / 20 ( 55 % ) ; 0 / 20 ( 0 % ) ;; ; ; ;; Connections ; ; ;; -- Input Connections ; 0 ; 0 ;; -- Registered Input Connections ; 0 ; 0 ;; -- Output Connections ; 0 ; 0 ;; -- Registered Output Connections ; 0 ; 0 ;; ; ; ;; Internal Connections ; ; ;; -- Total Connections ; 11520 ; 0 ;; -- Registered Connections ; 4964 ; 0 ;; ; ; ;; External Connections ; ; ;; -- Top ; 0 ; 0 ;; -- hard_block:auto_generated_inst ; 0 ; 0 ;; ; ; ;; Partition Interface ; ; ;; -- Input Ports ; 24 ; 0 ;; -- Output Ports ; 139 ; 0 ;; -- Bidir Ports ; 118 ; 0 ;; ; ; ;; Registered Ports ; ; ;; -- Registered Input Ports ; 0 ; 0 ;; -- Registered Output Ports ; 0 ; 0 ;; ; ; ;; Port Connectivity ; ; ;; -- Input Ports driven by GND ; 0 ; 0 ;; -- Output Ports driven by GND ; 0 ; 0 ;; -- Input Ports driven by VCC ; 0 ; 0 ;; -- Output Ports driven by VCC ; 0 ; 0 ;; -- Input Ports with no Source ; 0 ; 0 ;; -- Output Ports with no Source ; 0 ; 0 ;; -- Input Ports with no Fanout ; 0 ; 0 ;; -- Output Ports with no Fanout ; 0 ; 0 ;+---------------------------------------------+-----------------------+--------------------------------++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Input Pins ;+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+; AUD_ADCDAT ; B6 ; 3 ; 3 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; CLOCK_27 ; C16 ; 4 ; 44 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;; CLOCK_50 ; L1 ; 2 ; 0 ; 13 ; 0 ; 3 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; EXT_CLOCK ; M21 ; 6 ; 50 ; 14 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; IRDA_RXD ; E11 ; 3 ; 22 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;; KEY[0] ; R22 ; 6 ; 50 ; 10 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; KEY[1] ; R21 ; 6 ; 50 ; 10 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; KEY[2] ; T22 ; 6 ; 50 ; 9 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; KEY[3] ; T21 ; 6 ; 50 ; 9 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SD_DAT ; F9 ; 3 ; 11 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;; SW[0] ; L22 ; 5 ; 50 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[1] ; L21 ; 5 ; 50 ; 14 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[2] ; M22 ; 6 ; 50 ; 14 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[3] ; V12 ; 7 ; 26 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[4] ; W12 ; 7 ; 26 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[5] ; U12 ; 8 ; 26 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[6] ; U11 ; 8 ; 26 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[7] ; M2 ; 1 ; 0 ; 13 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[8] ; M1 ; 1 ; 0 ; 13 ; 2 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; SW[9] ; L2 ; 2 ; 0 ; 13 ; 1 ; 11 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; TCK ; C7 ; 3 ; 7 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; TCS ; D8 ; 3 ; 9 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; TDI ; E8 ; 3 ; 11 ; 27 ; 3 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;; UART_RXD ; F14 ; 4 ; 35 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Output Pins ;+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+; AUD_DACDAT ; B5 ; 3 ; 3 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; AUD_XCK ; B4 ; 3 ; 1 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[0] ; W4 ; 1 ; 0 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[10] ; W3 ; 1 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[11] ; N6 ; 1 ; 0 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[1] ; W5 ; 1 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[2] ; Y3 ; 1 ; 0 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[3] ; Y4 ; 1 ; 0 ; 3 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[4] ; R6 ; 1 ; 0 ; 7 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[5] ; R5 ; 1 ; 0 ; 7 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[6] ; P6 ; 1 ; 0 ; 9 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[7] ; P5 ; 1 ; 0 ; 9 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[8] ; P3 ; 1 ; 0 ; 10 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_ADDR[9] ; N4 ; 1 ; 0 ; 10 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_BA_0 ; U3 ; 1 ; 0 ; 5 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_BA_1 ; V4 ; 1 ; 0 ; 2 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_CAS_N ; T3 ; 1 ; 0 ; 5 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_CKE ; N3 ; 1 ; 0 ; 10 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_CLK ; U4 ; 1 ; 0 ; 2 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_CS_N ; T6 ; 1 ; 0 ; 5 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_LDQM ; R7 ; 1 ; 0 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_RAS_N ; T5 ; 1 ; 0 ; 6 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_UDQM ; M5 ; 1 ; 0 ; 12 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; DRAM_WE_N ; R8 ; 1 ; 0 ; 9 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[0] ; AB20 ; 7 ; 48 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[10] ; R12 ; 7 ; 33 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[11] ; T12 ; 7 ; 31 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[12] ; AB14 ; 7 ; 33 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[13] ; AA13 ; 7 ; 29 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[14] ; AB13 ; 7 ; 29 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[15] ; AA12 ; 7 ; 29 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[16] ; AB12 ; 7 ; 29 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[17] ; AA20 ; 7 ; 48 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[18] ; U14 ; 7 ; 39 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[19] ; V14 ; 7 ; 37 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[1] ; AA14 ; 7 ; 33 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[20] ; U13 ; 7 ; 31 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[21] ; R13 ; 7 ; 37 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[2] ; Y16 ; 7 ; 44 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ;; FL_ADDR[3] ; R15 ; 7 ; 42 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; 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Y ; no ; Off ;; A12 ; 283 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;; A13 ; 281 ; 4 ; GPIO_0[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A14 ; 279 ; 4 ; GPIO_0[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A15 ; 273 ; 4 ; GPIO_0[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A16 ; 271 ; 4 ; GPIO_0[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A17 ; 265 ; 4 ; GPIO_0[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A18 ; 251 ; 4 ; GPIO_0[10] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A19 ; 249 ; 4 ; GPIO_0[12] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A20 ; 247 ; 4 ; GPIO_0[14] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; A21 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; A22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; AA1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; AA2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; AA3 ; 82 ; 8 ; SRAM_ADDR[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; 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Y ; no ; Off ;; AB8 ; 110 ; 8 ; SRAM_DQ[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB9 ; 113 ; 8 ; SRAM_DQ[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB10 ; 119 ; 8 ; SRAM_ADDR[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB11 ; 121 ; 8 ; SRAM_ADDR[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB12 ; 127 ; 7 ; FL_ADDR[16] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB13 ; 129 ; 7 ; FL_ADDR[14] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB14 ; 135 ; 7 ; FL_ADDR[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB15 ; 137 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; AB16 ; 139 ; 7 ; FL_DQ[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB17 ; 143 ; 7 ; FL_DQ[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB18 ; 152 ; 7 ; FL_DQ[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB19 ; 161 ; 7 ; FL_DQ[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; AB20 ; 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282 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;; B13 ; 280 ; 4 ; GPIO_0[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B14 ; 278 ; 4 ; GPIO_0[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B15 ; 272 ; 4 ; GPIO_0[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B16 ; 270 ; 4 ; GPIO_0[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B17 ; 264 ; 4 ; GPIO_0[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B18 ; 250 ; 4 ; GPIO_0[11] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B19 ; 248 ; 4 ; GPIO_0[13] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B20 ; 246 ; 4 ; GPIO_0[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; B21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; B22 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; C1 ; 8 ; 2 ; HEX2[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; C2 ; 9 ; 2 ; HEX2[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; C3 ; 1 ; 2 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; 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Row I/O ; Y ; no ; Off ;; E2 ; 21 ; 2 ; HEX0[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E3 ; 6 ; 2 ; HEX2[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E4 ; 7 ; 2 ; HEX2[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E5 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; E6 ; ; ; VCCA_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; E7 ; 316 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; E8 ; 308 ; 3 ; TDI ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; E9 ; 301 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; E10 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; E11 ; 288 ; 3 ; IRDA_RXD ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;; E12 ; 285 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;; E13 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; E14 ; 266 ; 4 ; GPIO_1[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; E15 ; 256 ; 4 ; GPIO_1[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; E16 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;; E17 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;; E18 ; 243 ; 5 ; GPIO_1[23] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E19 ; 242 ; 5 ; GPIO_1[22] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E20 ; 234 ; 5 ; GPIO_1[20] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E21 ; 227 ; 5 ; GPIO_0[20] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; E22 ; 228 ; 5 ; GPIO_0[21] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F1 ; 22 ; 2 ; HEX0[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F2 ; 23 ; 2 ; HEX0[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F3 ; 13 ; 2 ; HEX3[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F4 ; 10 ; 2 ; HEX3[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F5 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;; F6 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;; F7 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;; F8 ; 312 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; F9 ; 307 ; 3 ; SD_DAT ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;; F10 ; 295 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; F11 ; 294 ; 3 ; SD_DAT3 ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;; F12 ; 276 ; 4 ; GPIO_1[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; F13 ; 269 ; 4 ; GPIO_1[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; F14 ; 268 ; 4 ; UART_RXD ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; F15 ; 262 ; 4 ; GPIO_1[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; F16 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; F17 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; F18 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;; F19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; F20 ; 235 ; 5 ; GPIO_1[21] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F21 ; 223 ; 5 ; GPIO_0[22] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; F22 ; 224 ; 5 ; GPIO_0[23] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G1 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; G2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; G3 ; 16 ; 2 ; HEX1[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; G5 ; 12 ; 2 ; HEX2[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G6 ; 11 ; 2 ; HEX2[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G7 ; 317 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; G8 ; 313 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; G9 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; G10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; G11 ; 291 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; G12 ; 277 ; 4 ; UART_TXD ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; G13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; G14 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; G15 ; 261 ; 4 ; GPIO_1[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; G16 ; 252 ; 4 ; GPIO_1[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; G17 ; 231 ; 5 ; GPIO_1[26] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G18 ; 232 ; 5 ; GPIO_1[25] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G19 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; G20 ; 233 ; 5 ; GPIO_1[24] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G21 ; 221 ; 5 ; GPIO_0[24] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; G22 ; 222 ; 5 ; GPIO_0[25] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H1 ; 24 ; 2 ; HEX0[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H2 ; 25 ; 2 ; HEX0[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H3 ; 27 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; -- ; -- ;; H4 ; 17 ; 2 ; HEX1[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H5 ; 18 ; 2 ; HEX1[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H6 ; 19 ; 2 ; HEX1[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H7 ; 318 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; H8 ; 314 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; H9 ; 300 ; 3 ; FL_CE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;; H10 ; 299 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; H11 ; 290 ; 3 ; SD_CMD ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;; H12 ; 274 ; 4 ; GPIO_1[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; H13 ; 263 ; 4 ; GPIO_1[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; H14 ; 257 ; 4 ; GPIO_1[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; H15 ; 253 ; 4 ; PS2_CLK ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; H16 ; 219 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;; H17 ; 226 ; 5 ; GPIO_1[27] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H18 ; 225 ; 5 ; GPIO_1[29] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; H19 ; 214 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;; H20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; H21 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; H22 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; J1 ; 29 ; 2 ; HEX0[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; J2 ; 30 ; 2 ; HEX0[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; J3 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; J4 ; 28 ; 2 ; HEX3[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; J5 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; J6 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; J7 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; J8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; J9 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; J10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; J11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; J12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; J13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; J14 ; 258 ; 4 ; PS2_DAT ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; J15 ; 220 ; 5 ; GPIO_1[28] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; J16 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; J17 ; 218 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;; J18 ; 217 ; 5 ; GPIO_0[32] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; J19 ; 216 ; 5 ; GPIO_0[30] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; J20 ; 213 ; 5 ; GPIO_0[31] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; J21 ; 211 ; 5 ; GPIO_0[26] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; J22 ; 212 ; 5 ; GPIO_0[27] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; K1 ; 37 ; 2 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;; K2 ; 32 ; 2 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;; K3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K4 ; 36 ; 2 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;; K5 ; 31 ; 2 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;; K6 ; 33 ; 2 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;; K7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K8 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; K9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; K10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; K15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; K16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K17 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; K18 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; K19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; K20 ; 215 ; 5 ; GPIO_0[33] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; K21 ; 209 ; 5 ; GPIO_0[28] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; K22 ; 210 ; 5 ; GPIO_0[29] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L1 ; 38 ; 2 ; CLOCK_50 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L2 ; 39 ; 2 ; SW[9] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; L4 ; 40 ; 2 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;; L5 ; 34 ; 2 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;; L6 ; 35 ; 2 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ;; L7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; L8 ; 26 ; 2 ; HEX3[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; L10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; L11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; L12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; L13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; L14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; L15 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; L16 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; L17 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; L18 ; 208 ; 5 ; GPIO_0[35] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L19 ; 207 ; 5 ; GPIO_0[34] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L20 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; L21 ; 205 ; 5 ; SW[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; L22 ; 206 ; 5 ; SW[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; M1 ; 41 ; 1 ; SW[8] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; M2 ; 42 ; 1 ; SW[7] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; M3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; M4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; M5 ; 43 ; 1 ; DRAM_UDQM ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; M6 ; 44 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;; M7 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; M8 ; 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3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; P1 ; 47 ; 1 ; DRAM_DQ[10] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; P2 ; 48 ; 1 ; DRAM_DQ[11] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; P3 ; 50 ; 1 ; DRAM_ADDR[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; P4 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; P5 ; 55 ; 1 ; DRAM_ADDR[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; P6 ; 56 ; 1 ; DRAM_ADDR[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; P7 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; P8 ; 95 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; P9 ; 94 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; P10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; P11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; P12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; P13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; P14 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; P15 ; 193 ; 6 ; GPIO_1[32] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; P16 ; ; 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108 ; 8 ; SRAM_ADDR[14] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R11 ; 116 ; 8 ; SRAM_ADDR[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R12 ; 134 ; 7 ; FL_ADDR[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R13 ; 145 ; 7 ; FL_ADDR[21] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R14 ; 150 ; 7 ; FL_ADDR[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R15 ; 151 ; 7 ; FL_ADDR[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; R16 ; 155 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; R17 ; 177 ; 6 ; LEDR[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; R18 ; 184 ; 6 ; LEDR[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; R19 ; 185 ; 6 ; LEDR[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; R20 ; 192 ; 6 ; LEDR[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; R21 ; 190 ; 6 ; KEY[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; R22 ; 191 ; 6 ; KEY[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; T1 ; 59 ; 1 ; DRAM_DQ[14] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; T2 ; 60 ; 1 ; DRAM_DQ[15] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; T3 ; 69 ; 1 ; DRAM_CAS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; T4 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; T5 ; 67 ; 1 ; DRAM_RAS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; T6 ; 68 ; 1 ; DRAM_CS_N ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; T7 ; 91 ; 8 ; SRAM_ADDR[15] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T8 ; 90 ; 8 ; SRAM_OE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; T10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; T11 ; 115 ; 8 ; SRAM_ADDR[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T12 ; 131 ; 7 ; FL_ADDR[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; T14 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; T15 ; 147 ; 7 ; FL_ADDR[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; T16 ; 156 ; 7 ; SD_CLK ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;; T17 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;; T18 ; 171 ; 6 ; LEDR[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; T19 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; T20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; T21 ; 188 ; 6 ; KEY[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; T22 ; 189 ; 6 ; KEY[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; U1 ; 61 ; 1 ; DRAM_DQ[0] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; U2 ; 62 ; 1 ; DRAM_DQ[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; U3 ; 70 ; 1 ; DRAM_BA_0 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; U4 ; 80 ; 1 ; DRAM_CLK ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; U5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;; U6 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; U7 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; U8 ; 92 ; 8 ; SRAM_DQ[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; U9 ; 106 ; 8 ; SRAM_DQ[11] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; U10 ; 107 ; 8 ; SRAM_ADDR[13] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; U11 ; 123 ; 8 ; SW[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; U12 ; 124 ; 8 ; SW[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; U13 ; 132 ; 7 ; FL_ADDR[20] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; U14 ; 146 ; 7 ; FL_ADDR[18] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; U15 ; 157 ; 7 ; FL_ADDR[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; U16 ; ; ; VCCA_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; U17 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; U18 ; 170 ; 6 ; LEDR[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; U19 ; 172 ; 6 ; LEDR[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; U20 ; 176 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; -- ; -- ;; U21 ; 182 ; 6 ; LEDG[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; U22 ; 183 ; 6 ; LEDG[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; V1 ; 65 ; 1 ; DRAM_DQ[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; V2 ; 66 ; 1 ; DRAM_DQ[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; V3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; V4 ; 81 ; 1 ; DRAM_BA_1 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; V5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;; V6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; V7 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;; V8 ; 98 ; 8 ; SRAM_DQ[14] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; V9 ; 101 ; 8 ; SRAM_DQ[10] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; V10 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; V11 ; 118 ; 8 ; SRAM_ADDR[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; V12 ; 126 ; 7 ; SW[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; V13 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; V14 ; 142 ; 7 ; FL_ADDR[19] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; V15 ; 158 ; 7 ; FL_ADDR[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; V16 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;; V17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; V18 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;; V19 ; 166 ; 6 ; LEDR[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; V20 ; 173 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;; V21 ; 180 ; 6 ; LEDG[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; V22 ; 181 ; 6 ; LEDG[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; W1 ; 71 ; 1 ; DRAM_DQ[4] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; W2 ; 72 ; 1 ; DRAM_DQ[5] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; W3 ; 75 ; 1 ; DRAM_ADDR[10] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; W4 ; 76 ; 1 ; DRAM_ADDR[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; W5 ; 79 ; 1 ; DRAM_ADDR[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; W6 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; W7 ; 99 ; 8 ; SRAM_UB_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; W8 ; 100 ; 8 ; SRAM_DQ[13] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; W9 ; 105 ; 8 ; SRAM_DQ[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; W10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; W11 ; 117 ; 8 ; SRAM_ADDR[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; W12 ; 125 ; 7 ; SW[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; W13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; W14 ; 141 ; 7 ; FL_RST_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; W15 ; 149 ; 7 ; FL_ADDR[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; W16 ; 160 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; W17 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; W18 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;; W19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; W20 ; 167 ; 6 ; ~LVDS91p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;; W21 ; 174 ; 6 ; LEDG[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; W22 ; 175 ; 6 ; LEDG[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; Y1 ; 73 ; 1 ; DRAM_DQ[6] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; Y2 ; 74 ; 1 ; DRAM_DQ[7] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; Y3 ; 77 ; 1 ; DRAM_ADDR[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; Y4 ; 78 ; 1 ; DRAM_ADDR[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; Y5 ; 86 ; 8 ; SRAM_ADDR[17] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; Y6 ; 87 ; 8 ; SRAM_ADDR[16] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; Y7 ; 93 ; 8 ; SRAM_LB_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; Y8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; Y9 ; 104 ; 8 ; SRAM_DQ[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; Y10 ; 112 ; 8 ; SRAM_ADDR[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; Y11 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; Y12 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;; Y13 ; 133 ; 7 ; FL_ADDR[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; Y14 ; 148 ; 7 ; FL_WE_N ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; Y15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; Y16 ; 154 ; 7 ; FL_ADDR[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;; Y17 ; 159 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;; Y18 ; 165 ; 6 ; LEDR[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; Y19 ; 168 ; 6 ; LEDR[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; Y20 ; 169 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;; Y21 ; 178 ; 6 ; LEDG[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;; Y22 ; 179 ; 6 ; LEDG[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+Note: Pin directions (input, output or bidir) are based on device operating in user mode.+-------------------------------------------------------------------------------+; Output Pin Default Load For Reported TCO ;+----------------------------------+-------+------------------------------------+; I/O Standard ; Load ; Termination Resistance ;+----------------------------------+-------+------------------------------------+; 3.3-V LVTTL ; 0 pF ; Not Available ;; 3.3-V LVCMOS ; 0 pF ; Not Available ;; 2.5 V ; 0 pF ; Not Available ;; 1.8 V ; 0 pF ; Not Available ;; 1.5 V ; 0 pF ; Not Available ;; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;; LVDS ; 0 pF ; 100 Ohm (Differential) ;; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;; RSDS ; 0 pF ; 100 Ohm (Differential) ;; Simple RSDS ; 0 pF ; Not Available ;; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;+----------------------------------+-------+------------------------------------+Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter Resource Utilization by Entity ;+-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------------------------------------------------------------------------------------------------------------+--------------+; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;+-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+--------------------------------------------------------------------------------------------------------------------------------------+--------------+; |Z80SOC ; 2544 (140) ; 535 (65) ; 0 (0) ; 196600 ; 48 ; 0 ; 0 ; 0 ; 281 ; 0 ; 2009 (75) ; 79 (24) ; 456 (35) ; |Z80SOC ; work ;; |T80se:z80_inst| ; 2062 (18) ; 345 (12) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1717 (6) ; 17 (0) ; 328 (12) ; |Z80SOC|T80se:z80_inst ; work ;; |T80:u0| ; 2044 (838) ; 333 (205) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1711 (650) ; 17 (8) ; 316 (188) ; |Z80SOC|T80se:z80_inst|T80:u0 ; work ;; |T80_ALU:alu| ; 458 (458) ; 0 (0) ; 0 (0) ; 0 ; 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The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.+----------------------------------------------------------------------------------------+; Delay Chain Summary ;+---------------+----------+---------------+---------------+-----------------------+-----+; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;+---------------+----------+---------------+---------------+-----------------------+-----+; UART_TXD ; Output ; -- ; -- ; -- ; -- ;; DRAM_DQ[0] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[1] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[2] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[3] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[4] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[5] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[6] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[7] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[8] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[9] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[10] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[11] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[12] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[13] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[14] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; DRAM_DQ[15] ; Bidir ; (0) 171 ps ; (0) 171 ps ; -- ; -- ;; FL_DQ[0] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; FL_DQ[1] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; FL_DQ[2] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; FL_DQ[3] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; FL_DQ[4] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; FL_DQ[5] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; FL_DQ[6] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; FL_DQ[7] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; SRAM_DQ[0] ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; SRAM_DQ[1] ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; SRAM_DQ[2] ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; SRAM_DQ[3] ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; SRAM_DQ[4] ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; SRAM_DQ[5] ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; SRAM_DQ[6] ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; SRAM_DQ[7] ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; SRAM_DQ[8] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; SRAM_DQ[9] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; SRAM_DQ[10] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; SRAM_DQ[11] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; SRAM_DQ[12] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; SRAM_DQ[13] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; SRAM_DQ[14] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; SRAM_DQ[15] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; I2C_SDAT ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; PS2_DAT ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; PS2_CLK ; Bidir ; (6) 2514 ps ; (6) 2514 ps ; -- ; -- ;; AUD_ADCLRCK ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; AUD_DACLRCK ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; AUD_BCLK ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[0] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[1] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[2] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[3] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[4] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[5] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[6] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[7] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[8] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[9] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[10] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[11] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[12] ; Bidir ; (0) 170 ps ; (0) 170 ps ; -- ; -- ;; GPIO_0[13] ; Bidir ; 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Fitter RAM Summary ;+----------------------------------------------------------------------------------------------------------------------+------+----------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF ; Location ; Mixed Width RDW Mode ; Port A RDW Mode ; Port B RDW Mode ;+----------------------------------------------------------------------------------------------------------------------+------+----------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+; charram:cram|altsyncram:altsyncram_component|altsyncram_h1o1:auto_generated|altsyncram_36o1:altsyncram1|ALTSYNCRAM ; AUTO ; True Dual Port ; Dual Clocks ; 2048 ; 8 ; 2048 ; 8 ; yes ; no ; yes ; no ; 16384 ; 2048 ; 8 ; 2048 ; 8 ; 16384 ; 4 ; ../ROMdata/lat9-08.mif ; M4K_X17_Y10, M4K_X17_Y12, M4K_X17_Y11, M4K_X17_Y13 ; Don't care ; Don't care ; Don't care ;; rom:rom_inst|altsyncram:altsyncram_component|altsyncram_tr91:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; Single Clock ; 16384 ; 8 ; -- ; -- ; yes ; yes ; -- ; -- ; 131072 ; 16384 ; 8 ; -- ; -- ; 131072 ; 32 ; ../ROMdata/rom.hex ; M4K_X17_Y5, M4K_X41_Y20, M4K_X41_Y4, M4K_X41_Y12, M4K_X41_Y5, M4K_X41_Y1, M4K_X41_Y13, M4K_X41_Y9, M4K_X41_Y18, M4K_X17_Y23, M4K_X17_Y25, M4K_X41_Y16, M4K_X41_Y22, M4K_X41_Y19, M4K_X17_Y22, M4K_X41_Y10, M4K_X41_Y3, M4K_X17_Y3, M4K_X41_Y7, M4K_X41_Y14, M4K_X17_Y1, M4K_X17_Y21, M4K_X41_Y21, M4K_X41_Y15, M4K_X41_Y23, M4K_X17_Y20, M4K_X17_Y24, M4K_X41_Y17, M4K_X41_Y2, M4K_X17_Y2, M4K_X17_Y4, M4K_X41_Y8 ; Don't care ; Don't care ; Don't care ;; vram:vram_inst|altsyncram:altsyncram_component|altsyncram_66l1:auto_generated|altsyncram_pal1:altsyncram1|ALTSYNCRAM ; AUTO ; True Dual Port ; Dual Clocks ; 6143 ; 8 ; 6143 ; 8 ; yes ; no ; yes ; no ; 49144 ; 6143 ; 8 ; 6143 ; 8 ; 49144 ; 12 ; None ; M4K_X17_Y9, M4K_X41_Y11, M4K_X17_Y6, M4K_X17_Y8, M4K_X17_Y7, M4K_X17_Y19, M4K_X17_Y15, M4K_X17_Y16, M4K_X17_Y18, M4K_X17_Y14, M4K_X41_Y6, M4K_X17_Y17 ; Don't care ; Don't care ; Don't care ;+----------------------------------------------------------------------------------------------------------------------+------+----------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------+-----------------+-----------------+Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.+------------------------------------------------------+; Other Routing Usage Summary ;+-----------------------------+------------------------+; Other Routing Resource Type ; Usage ;+-----------------------------+------------------------+; Block interconnects ; 4,947 / 54,004 ( 9 % ) ;; C16 interconnects ; 95 / 2,100 ( 5 % ) ;; C4 interconnects ; 3,044 / 36,000 ( 8 % ) ;; Direct links ; 390 / 54,004 ( < 1 % ) ;; Global clocks ; 11 / 16 ( 69 % ) ;; Local interconnects ; 1,491 / 18,752 ( 8 % ) ;; R24 interconnects ; 171 / 1,900 ( 9 % ) ;; R4 interconnects ; 3,428 / 46,920 ( 7 % ) ;+-----------------------------+------------------------++-----------------------------------------------------------------------------+; LAB Logic Elements ;+---------------------------------------------+-------------------------------+; Number of Logic Elements (Average = 14.21) ; Number of LABs (Total = 179) ;+---------------------------------------------+-------------------------------+; 1 ; 5 ;; 2 ; 2 ;; 3 ; 0 ;; 4 ; 3 ;; 5 ; 1 ;; 6 ; 0 ;; 7 ; 2 ;; 8 ; 2 ;; 9 ; 1 ;; 10 ; 2 ;; 11 ; 3 ;; 12 ; 5 ;; 13 ; 8 ;; 14 ; 14 ;; 15 ; 30 ;; 16 ; 101 ;+---------------------------------------------+-------------------------------++--------------------------------------------------------------------+; LAB-wide Signals ;+------------------------------------+-------------------------------+; LAB-wide Signals (Average = 1.34) ; Number of LABs (Total = 179) ;+------------------------------------+-------------------------------+; 1 Async. clear ; 53 ;; 1 Clock ; 108 ;; 1 Clock enable ; 40 ;; 1 Sync. load ; 7 ;; 2 Clock enables ; 25 ;; 2 Clocks ; 6 ;+------------------------------------+-------------------------------++------------------------------------------------------------------------------+; LAB Signals Sourced ;+----------------------------------------------+-------------------------------+; Number of Signals Sourced (Average = 17.00) ; Number of LABs (Total = 179) ;+----------------------------------------------+-------------------------------+; 0 ; 0 ;; 1 ; 4 ;; 2 ; 2 ;; 3 ; 1 ;; 4 ; 0 ;; 5 ; 0 ;; 6 ; 0 ;; 7 ; 1 ;; 8 ; 4 ;; 9 ; 1 ;; 10 ; 1 ;; 11 ; 0 ;; 12 ; 1 ;; 13 ; 1 ;; 14 ; 10 ;; 15 ; 12 ;; 16 ; 45 ;; 17 ; 22 ;; 18 ; 19 ;; 19 ; 12 ;; 20 ; 13 ;; 21 ; 4 ;; 22 ; 7 ;; 23 ; 6 ;; 24 ; 4 ;; 25 ; 4 ;; 26 ; 3 ;; 27 ; 1 ;; 28 ; 1 ;+----------------------------------------------+-------------------------------++---------------------------------------------------------------------------------+; LAB Signals Sourced Out ;+-------------------------------------------------+-------------------------------+; Number of Signals Sourced Out (Average = 8.46) ; Number of LABs (Total = 179) ;+-------------------------------------------------+-------------------------------+; 0 ; 0 ;; 1 ; 14 ;; 2 ; 7 ;; 3 ; 9 ;; 4 ; 11 ;; 5 ; 11 ;; 6 ; 12 ;; 7 ; 19 ;; 8 ; 13 ;; 9 ; 15 ;; 10 ; 12 ;; 11 ; 8 ;; 12 ; 8 ;; 13 ; 9 ;; 14 ; 8 ;; 15 ; 5 ;; 16 ; 12 ;; 17 ; 1 ;; 18 ; 2 ;; 19 ; 0 ;; 20 ; 2 ;; 21 ; 0 ;; 22 ; 0 ;; 23 ; 1 ;+-------------------------------------------------+-------------------------------++------------------------------------------------------------------------------+; LAB Distinct Inputs ;+----------------------------------------------+-------------------------------+; Number of Distinct Inputs (Average = 20.47) ; Number of LABs (Total = 179) ;+----------------------------------------------+-------------------------------+; 0 ; 0 ;; 1 ; 5 ;; 2 ; 6 ;; 3 ; 2 ;; 4 ; 2 ;; 5 ; 1 ;; 6 ; 2 ;; 7 ; 0 ;; 8 ; 2 ;; 9 ; 2 ;; 10 ; 1 ;; 11 ; 5 ;; 12 ; 2 ;; 13 ; 3 ;; 14 ; 4 ;; 15 ; 7 ;; 16 ; 10 ;; 17 ; 9 ;; 18 ; 9 ;; 19 ; 4 ;; 20 ; 5 ;; 21 ; 11 ;; 22 ; 6 ;; 23 ; 7 ;; 24 ; 7 ;; 25 ; 6 ;; 26 ; 8 ;; 27 ; 6 ;; 28 ; 5 ;; 29 ; 9 ;; 30 ; 3 ;; 31 ; 21 ;; 32 ; 9 ;+----------------------------------------------+-------------------------------++-------------------------------------------------------------------------+; Fitter Device Options ;+----------------------------------------------+--------------------------+; Option ; Setting ;+----------------------------------------------+--------------------------+; Enable user-supplied start-up clock (CLKUSR) ; Off ;; Enable device-wide reset (DEV_CLRn) ; Off ;; Enable device-wide output enable (DEV_OE) ; Off ;; Enable INIT_DONE output ; Off ;; Configuration scheme ; Active Serial ;; Error detection CRC ; Off ;; nCEO ; As output driving ground ;; ASDO,nCSO ; As input tri-stated ;; Reserve all unused pins ; As input tri-stated ;; Base pin-out file on sameframe device ; Off ;+----------------------------------------------+--------------------------++------------------------------------+; Operating Settings and Conditions ;+---------------------------+--------+; Setting ; Value ;+---------------------------+--------+; Nominal Core Voltage ; 1.20 V ;+---------------------------+--------++-----------------+; Fitter Messages ;+-----------------+Warning (20028): Parallel compilation is not licensed and has been disabledInfo (119006): Selected device EP2C20F484C7 for design "z80soc"Info (171001): Fitter is performing a Fast Fit compilation, which decreases Fitter effort to reduce compilation timeWarning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devicesInfo (176445): Device EP2C15AF484C7 is compatibleInfo (176445): Device EP2C35F484C7 is compatibleInfo (176445): Device EP2C50F484C7 is compatibleInfo (169124): Fitter converted 3 user pins into dedicated programming pinsInfo (169125): Pin ~ASDO~ is reserved at location C4Info (169125): Pin ~nCSO~ is reserved at location C3Info (169125): Pin ~LVDS91p/nCEO~ is reserved at location W20Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.Critical Warning (169085): No exact pin location assignment(s) for 7 pins of 281 total pinsInfo (169086): Pin CLOCK_27 not assigned to an exact location on the deviceInfo (169086): Pin IRDA_RXD not assigned to an exact location on the deviceInfo (169086): Pin FL_CE_N not assigned to an exact location on the deviceInfo (169086): Pin SD_DAT not assigned to an exact location on the deviceInfo (169086): Pin SD_DAT3 not assigned to an exact location on the deviceInfo (169086): Pin SD_CMD not assigned to an exact location on the deviceInfo (169086): Pin SD_CLK not assigned to an exact location on the deviceCritical Warning (332012): Synopsys Design Constraints File file not found: 'z80soc.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.Info (332144): No user constrained base clocks found in the designInfo (332097): The following timing edges are non-unate. TimeQuest will assume pos-unate behavior for these edges in the clock network.Info (332098): Cell: Clk_Z80 from: datac to: comboutInfo (332128): Timing requirements not specified -- optimizing circuit to achieve the following default global requirementsInfo (332127): Assuming a default timing requirementInfo (332111): Found 11 clocksInfo (332111): Period Clock NameInfo (332111): ======== ============Info (332111): 1.000 clk_div:clkdiv_inst|clock_1Khz_intInfo (332111): 1.000 clk_div:clkdiv_inst|clock_1Mhz_intInfo (332111): 1.000 clk_div:clkdiv_inst|clock_10Khz_intInfo (332111): 1.000 clk_div:clkdiv_inst|clock_25MHzInfo (332111): 1.000 clk_div:clkdiv_inst|clock_25Mhz_intInfo (332111): 1.000 clk_div:clkdiv_inst|clock_100HzInfo (332111): 1.000 clk_div:clkdiv_inst|clock_100Khz_intInfo (332111): 1.000 CLOCK_50Info (332111): 1.000 ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|keyboard_clk_filteredInfo (332111): 1.000 ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|ready_setInfo (332111): 1.000 SW[8]Info (176353): Automatically promoted node CLOCK_50 (placed in PIN L1 (CLK0, LVDSCLK0p, Input))Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2Info (176356): Following destination nodes may be non-global or may not use global or regional clocksInfo (176357): Destination node clk_div:clkdiv_inst|clock_357MhzInfo (176357): Destination node clk_div:clkdiv_inst|clock_10MHzInfo (176353): Automatically promoted node Clk_Z80Info (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176353): Automatically promoted node clk_div:clkdiv_inst|clock_25MHzInfo (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176353): Automatically promoted node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|keyboard_clk_filteredInfo (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176356): Following destination nodes may be non-global or may not use global or regional clocksInfo (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|keyboard_clk_filtered~1Info (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|keyboard_clk_filtered~2Info (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|keyboard_clk_filtered~3Info (176353): Automatically promoted node clk_div:clkdiv_inst|clock_25Mhz_intInfo (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176356): Following destination nodes may be non-global or may not use global or regional clocksInfo (176357): Destination node clk_div:clkdiv_inst|clock_25MHzInfo (176357): Destination node clk_div:clkdiv_inst|clock_25Mhz_int~0Info (176353): Automatically promoted node clk_div:clkdiv_inst|clock_100Khz_intInfo (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176356): Following destination nodes may be non-global or may not use global or regional clocksInfo (176357): Destination node clk_div:clkdiv_inst|clock_100Khz_int~0Info (176353): Automatically promoted node clk_div:clkdiv_inst|clock_10Khz_intInfo (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176356): Following destination nodes may be non-global or may not use global or regional clocksInfo (176357): Destination node clk_div:clkdiv_inst|clock_10Khz_int~0Info (176353): Automatically promoted node clk_div:clkdiv_inst|clock_1Khz_intInfo (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176356): Following destination nodes may be non-global or may not use global or regional clocksInfo (176357): Destination node clk_div:clkdiv_inst|clock_1Khz_int~0Info (176353): Automatically promoted node clk_div:clkdiv_inst|clock_1Mhz_intInfo (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176353): Automatically promoted node clk_div:clkdiv_inst|clock_100HzInfo (176355): Automatically promoted destinations to use location or clock signal Global ClockInfo (176353): Automatically promoted node SW[9] (placed in PIN L2 (CLK1, LVDSCLK0n, Input))Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G1Info (176356): Following destination nodes may be non-global or may not use global or regional clocksInfo (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|READ_CHARInfo (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|ready_setInfo (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|scan_code[7]~0Info (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|SHIFTIN[7]~0Info (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|INCNT~0Info (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|INCNT[0]~1Info (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|INCNT~2Info (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|INCNT~3Info (176357): Destination node ps2kbd:ps2_kbd_inst|keyboard:kbd_inst|INCNT~4Info (176357): Destination node LEDR[9]Info (176233): Starting register packingInfo (176235): Finished register packingExtra Info (176219): No registers were packed into other blocksInfo (176214): Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placementInfo (176211): Number of I/O pins in group: 7 (unused VREF, 3.3V VCCIO, 3 input, 4 output, 0 bidirectional)Info (176212): I/O standards used: 3.3-V LVTTL.Info (176215): I/O bank details before I/O pin placementInfo (176214): Statistics of I/O banksInfo (176213): I/O bank number 1 does not use VREF pins and has 3.3V VCCIO pins. 40 total pin(s) used -- 1 pins availableInfo (176213): I/O bank number 2 does not use VREF pins and has 3.3V VCCIO pins. 32 total pin(s) used -- 1 pins availableInfo (176213): I/O bank number 3 does not use VREF pins and has 3.3V VCCIO pins. 26 total pin(s) used -- 17 pins availableInfo (176213): I/O bank number 4 does not use VREF pins and has 3.3V VCCIO pins. 36 total pin(s) used -- 4 pins availableInfo (176213): I/O bank number 5 does not use VREF pins and has 3.3V VCCIO pins. 36 total pin(s) used -- 3 pins availableInfo (176213): I/O bank number 6 does not use VREF pins and has 3.3V VCCIO pins. 31 total pin(s) used -- 5 pins availableInfo (176213): I/O bank number 7 does not use VREF pins and has 3.3V VCCIO pins. 35 total pin(s) used -- 5 pins availableInfo (176213): I/O bank number 8 does not use VREF pins and has 3.3V VCCIO pins. 41 total pin(s) used -- 2 pins availableWarning (15709): Ignored I/O standard assignments to the following nodesWarning (15710): Ignored I/O standard assignment to node "CLOCK_24[0]"Warning (15710): Ignored I/O standard assignment to node "CLOCK_24[1]"Warning (15710): Ignored I/O standard assignment to node "CLOCK_27[1]"Warning (15705): Ignored locations or region assignments to the following nodesWarning (15706): Node "CLOCK_24[0]" is assigned to location or region, but does not exist in designWarning (15706): Node "CLOCK_24[1]" is assigned to location or region, but does not exist in designInfo (171121): Fitter preparation operations ending: elapsed time is 00:00:08Info (170189): Fitter placement preparation operations beginningInfo (170190): Fitter placement preparation operations ending: elapsed time is 00:00:03Info (170191): Fitter placement operations beginningInfo (170137): Fitter placement was successfulInfo (170192): Fitter placement operations ending: elapsed time is 00:00:04Info (170193): Fitter routing operations beginningInfo (170195): Router estimated average interconnect usage is 7% of the available device resourcesInfo (170196): Router estimated peak interconnect usage is 19% of the available device resources in the region that extends from location X25_Y14 to location X37_Y27Info (170194): Fitter routing operations ending: elapsed time is 00:00:11Info (11888): Total time spent on timing analysis during the Fitter is 4.63 seconds.Info (306004): Started post-fitting delay annotationWarning (306006): Found 257 output pins without output pin load capacitance assignmentInfo (306007): Pin "UART_TXD" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_DQ[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_DQ[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_DQ[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_DQ[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_DQ[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_DQ[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_DQ[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_DQ[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "I2C_SDAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "PS2_DAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "PS2_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "AUD_ADCLRCK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "AUD_DACLRCK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "AUD_BCLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[22]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[23]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[24]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[25]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[26]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[27]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[28]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[29]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[30]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[31]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[32]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[33]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[34]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_0[35]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[22]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[23]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[24]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[25]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[26]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[27]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[28]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[29]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[30]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[31]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[32]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[33]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[34]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "GPIO_1[35]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX2[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX2[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX2[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX2[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX2[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX2[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX2[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX3[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX3[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX3[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX3[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX3[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX3[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "HEX3[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDG[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDG[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDG[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDG[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDG[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDG[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDG[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDG[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "LEDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_LDQM" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_UDQM" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_CAS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_RAS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_CS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_BA_0" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_BA_1" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "DRAM_CKE" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_ADDR[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_RST_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_OE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "FL_CE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_ADDR[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_UB_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_LB_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_CE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SRAM_OE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SD_DAT3" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SD_CMD" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "SD_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "TDO" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "I2C_SCLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_HS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_VS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_R[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_R[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_R[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_R[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_G[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_G[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_G[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_G[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_B[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_B[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_B[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "VGA_B[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "AUD_DACDAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306007): Pin "AUD_XCK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysisInfo (306005): Delay annotation completed successfullyInfo (306004): Started post-fitting delay annotationInfo (306005): Delay annotation completed successfullyInfo (11218): Fitter post-fit operations ending: elapsed time is 00:00:07Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.Warning (171167): Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information.Warning (169064): Following 110 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting resultsInfo (169065): Pin DRAM_DQ[0] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[1] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[2] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[3] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[4] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[5] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[6] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[7] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[8] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[9] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[10] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[11] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[12] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[13] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[14] has a permanently disabled output enableInfo (169065): Pin DRAM_DQ[15] has a permanently disabled output enableInfo (169065): Pin FL_DQ[0] has a permanently disabled output enableInfo (169065): Pin FL_DQ[1] has a permanently disabled output enableInfo (169065): Pin FL_DQ[2] has a permanently disabled output enableInfo (169065): Pin FL_DQ[3] has a permanently disabled output enableInfo (169065): Pin FL_DQ[4] has a permanently disabled output enableInfo (169065): Pin FL_DQ[5] has a permanently disabled output enableInfo (169065): Pin FL_DQ[6] has a permanently disabled output enableInfo (169065): Pin FL_DQ[7] has a permanently disabled output enableInfo (169065): Pin SRAM_DQ[8] has a permanently disabled output enableInfo (169065): Pin SRAM_DQ[9] has a permanently disabled output enableInfo (169065): Pin SRAM_DQ[10] has a permanently disabled output enableInfo (169065): Pin SRAM_DQ[11] has a permanently disabled output enableInfo (169065): Pin SRAM_DQ[12] has a permanently disabled output enableInfo (169065): Pin SRAM_DQ[13] has a permanently disabled output enableInfo (169065): Pin SRAM_DQ[14] has a permanently disabled output enableInfo (169065): Pin SRAM_DQ[15] has a permanently disabled output enableInfo (169065): Pin I2C_SDAT has a permanently disabled output enableInfo (169065): Pin PS2_DAT has a permanently disabled output enableInfo (169065): Pin PS2_CLK has a permanently disabled output enableInfo (169065): Pin AUD_ADCLRCK has a permanently disabled output enableInfo (169065): Pin AUD_DACLRCK has a permanently disabled output enableInfo (169065): Pin AUD_BCLK has a permanently disabled output enableInfo (169065): Pin GPIO_0[0] has a permanently disabled output enableInfo (169065): Pin GPIO_0[1] has a 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F:/z80soc-local/hw/0.7.3/DE1/z80soc.fit.smsgInfo: Quartus II 64-Bit Fitter was successful. 0 errors, 14 warningsInfo: Peak virtual memory: 659 megabytesInfo: Processing ended: Sun Jun 19 14:43:00 2016Info: Elapsed time: 00:00:57Info: Total CPU time (on all processors): 00:00:41+----------------------------+; Fitter Suppressed Messages ;+----------------------------+The suppressed messages can be found in F:/z80soc-local/hw/0.7.3/DE1/z80soc.fit.smsg.