Subversion Repositories phr

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# Author: Centro Universitario de Desarrollo en Automación y Robótica
#         Universidad Tecnológica Nacional - Facultad Regional Córdoba
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# Project Name: Plataforma de Hardware Reconfigurable  - PHR
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# Create Date:    21:08:04 01/27/2015 
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# Description:  
#                                       Este archivo UCF contiene las asignaciones de pines
#                                       de todos los puertos disponibles de la plataforma PHR.
#                                       Los nombres utilizados (NET "<puerto>") corresponden
#                                       al proyecto Demo que se encuentra en el repositorio [1].
#                                       El archivo "phrboard.ucf" puede agregarse a su diseño,
#                                       cambiar los nombres de los puertos si es necesario. Y para
#                                       los puertos no utilizados en su arquitectura, comentar
#                                       las correspondientes líneas (por ejemplo los puertos GPIO).
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# Dependencies:
#                                       Archivo UCF válido solo para la plataforma PHR-rev2.
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# Revision: 
# Revision 0.01 - File Created
# Additional Comments: 
#                                       Los archivos UCF (siglas en inglés de User Constraints File),
#                                       permiten optimizar el proceso de síntesis para un particular
#                                       diseño. En los dispositivos Xilinx se identifican dos tipos de
#                                       "constrain"; los que se implementan en la síntesis y los 
#                                       utilizados en la implementación (proceso posterior a la síntesis).
#                                       Para mayor información se puede leer el documento "Xilinx Constraints
#                                       Guide"[2].
#                                       
#                                       [1] http://opencores.org/project,phr
#                                       [2] http://www.xilinx.com/itp/xilinx10/books/docs/cgd/cgd.pdf
#
#                                       Entre los constrains utilizados en nuestro archivo UCF, tenemos:
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#                                               NET <nombre_del_puerto> LOC = <pin_del_dispositivo>; Permite
#                                               asignar al puerto definido en la entidad del diseño, a un 
#                                               puerto físico del dispositivo utilizado.
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#                                               NET <nombre_del_puerto> IOSTANDARD = LVCMOS33; Se define la
#                                               tecnología que se utilizará para un puerto específico. En este
#                                               caso, tecnología LVCMOS (3.3V).
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#                                               NET <nombre_del_puerto> PULLUP; La mayoría de los dispositivos
#                                               tiene la posibilidad de configurar los puertos de salida con 
#                                               resistencias internas conectadas en modo PULLUP, PULLDOWN, etc.
#                                               En este caso se utiliza solo para los puertos de entrada del
#                                               conector GPIO(pines 1,16). No se utiliza este modo para las demás
#                                               entradas pues ya se dispone de resistores externos.
#
#                                               NET <nombre_del_puerto> SLEW = SLOW; Para los puertos de salida
#                                               (o bidireccionales) se puede definir la característica de la 
#                                               velocidad de subida. Las opciones son SLOW, FAST y QUIETIO.
#
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#PACE: Start of Constraints generated by PACE

#PACE: Start of PACE I/O Pin Assignments

# ---------- Entradas ----------

# -- Clock principal (50Mhz) --
NET "clk50M" LOC = P43 | IOSTANDARD = LVCMOS33;

# -- Clocks externos (desde CD4060) --
NET "clksel1" LOC = P44 | IOSTANDARD = LVCMOS33;
NET "clksel2" LOC = P41 | IOSTANDARD = LVCMOS33;
NET "clksel3" LOC = P40 | IOSTANDARD = LVCMOS33;

# -- Pulsadores --
NET "btn[0]" LOC = P68 | IOSTANDARD = LVCMOS33;
NET "btn[1]" LOC = P78 | IOSTANDARD = LVCMOS33;
NET "btn[2]" LOC = P82 | IOSTANDARD = LVCMOS33;
NET "btn[3]" LOC = P83 | IOSTANDARD = LVCMOS33;

# -- Llaves (Switches) --
NET "sw[0]" LOC = P85 | IOSTANDARD = LVCMOS33;
NET "sw[1]" LOC = P88 | IOSTANDARD = LVCMOS33;
NET "sw[2]" LOC = P90 | IOSTANDARD = LVCMOS33;
NET "sw[3]" LOC = P94 | IOSTANDARD = LVCMOS33;
NET "sw[4]" LOC = P97 | IOSTANDARD = LVCMOS33;
NET "sw[5]" LOC = P4 | IOSTANDARD = LVCMOS33;
NET "sw[6]" LOC = P6 | IOSTANDARD = LVCMOS33;
NET "sw[7]" LOC = P7 | IOSTANDARD = LVCMOS33;

# -- Solo-Entradas del puerto GPIO --
NET "GPIO_INS[0]" LOC = P39 | PULLUP | IOSTANDARD = LVCMOS33;
NET "GPIO_INS[1]" LOC = P21 | PULLUP | IOSTANDARD = LVCMOS33;

# ---------- OUTPUTS ----------

# -- Leds --
NET "led[0]" LOC = P84 | SLEW = SLOW | IOSTANDARD = LVCMOS33;
NET "led[1]" LOC = P86 | SLEW = SLOW | IOSTANDARD = LVCMOS33;
NET "led[2]" LOC = P89 | SLEW = SLOW | IOSTANDARD = LVCMOS33;
NET "led[3]" LOC = P93 | SLEW = SLOW | IOSTANDARD = LVCMOS33;
NET "led[4]" LOC = P98 | SLEW = SLOW | IOSTANDARD = LVCMOS33;
NET "led[5]" LOC = P3 | SLEW = SLOW | IOSTANDARD = LVCMOS33;
NET "led[6]" LOC = P5 | SLEW = SLOW | IOSTANDARD = LVCMOS33;
NET "led[7]" LOC = P9 | SLEW = SLOW | IOSTANDARD = LVCMOS33;

# -- Transistores display 7-seg --
NET "an[0]" LOC = P59 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "an[1]" LOC = P57 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "an[2]" LOC = P61 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "an[3]" LOC = P60 | SLEW = FAST | IOSTANDARD = LVCMOS33;

# -- Segmentos del display 4x7seg --
NET "ssg[0]" LOC = P65 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "ssg[1]" LOC = P64 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "ssg[2]" LOC = P72 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "ssg[3]" LOC = P70 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "ssg[4]" LOC = P77 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "ssg[5]" LOC = P62 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "ssg[6]" LOC = P73 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "ssg[7]" LOC = P71 | SLEW = FAST | IOSTANDARD = LVCMOS33;

# -- Pines I/O (en modo Salidas) del puerto GPIO --
NET "GPIO_OUTS[0]" LOC = P50 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[1]" LOC = P37 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[2]" LOC = P49 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[3]" LOC = P36 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[4]" LOC = P46 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[5]" LOC = P35 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[6]" LOC = P34 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[7]" LOC = P33 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[8]" LOC = P32 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[9]" LOC = P31 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[10]" LOC = P30 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[11]" LOC = P29 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[12]" LOC = P28 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[13]" LOC = P27 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[14]" LOC = P20 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[15]" LOC = P19 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[16]" LOC = P16 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[17]" LOC = P15 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[18]" LOC = P13 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[19]" LOC = P12 | SLEW = FAST | IOSTANDARD = LVCMOS33;
NET "GPIO_OUTS[20]" LOC = P10 | SLEW = FAST | IOSTANDARD = LVCMOS33;

# -- Pines del puerto serie --
NET "rxd" LOC = "P52" | IOSTANDARD = LVCMOS33;
NET "txd" LOC = "P56" | IOSTANDARD = LVCMOS33;

#PACE: End of Constraints generated by PACE