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john_fpga |
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File : DDR2_liesmich.txt
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Projekt : Prj_12_DDR2
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Zweck : DDR2-SDRAM auf dem Spartan-3A Board
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DDR2-RAM : MT47H32M16 (64 MByte)
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Datum: 19.08.2011
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Version : 7.0
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Plattform : XILINX Spartan-3A
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FPGA : XC3S700A-FGG484
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Sprache : VHDL
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ISE : ISE-Design-Suite V:13.1
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IP-Core : MIG V:3.6.1
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Autor : UB
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Mail : Becker_U(at)gmx.de
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Module :
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############### ######################### ################
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# # # # # #
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# DDR2-RAM : #---------# TOP_Modul_VHDL #----# Buttons_VHDL #
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# 512 MBit # # # # #
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# # # # ################
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############### # #
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# # ################
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# # # #
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# #----# Clock_VHDL #
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# # # #
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# # ################
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# #
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############### # # ##################### ###################
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# # # # # # # #
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# Eingabe : # # # # DDR2_Control_VHDL #----# DDR2_READ_VHDL #
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# 4 Buttons #---------# # # # # #
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# 4 Schalter # # #----# # ###################
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# # # # # #
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############### # # # # ###################
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| 41 |
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# # # # # #
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################### # # # #----# DDR2_Write_VHDL #
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# # # # # # # #
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# Ausgabe : #-----# # # # ###################
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# 8 LEDs (Data) # # # #####################
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# 1 LED (Status) # # #
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################### # # #######################
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# #----# #
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############### # # # DDR2_RAM_CORE.vhd #
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# Clock : #---------# # # MIG 3.6.1 #
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# 133 MHz # # # # (27 Dateien) #
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# # # # # + UCF-File #
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############### ######################### #######################
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Zweck :
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> Dieses Projekt ist ein Beispiel wie ein DDR2-SDRAM auf einem Xilinx FPGA Board
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eingebunden wird
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Hinweise zur DDR2-RAM-Einbindung :
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> das ganze Projekt basiert auf der Einbindung der vom MIG
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generierten Files für ein DDR2-SDRAM (MIG 3.6.1)
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> Hinweis zu den Einstellungen vom MIG :
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- Typ = DDR2-SDRAM
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- Frq = 133MHz
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- Write Pipe Stages = 4
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- Memory Part = MT47H32M16XX-3 (für das Spartan-3A Board)
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- Data Width = 16
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- Data-Mask = Ja
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- SystemClock = Single-Ended
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- Signale auf : Bank3 (komplett) , Bank2 (V12)
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- Bank2 = System-Clock / Bank3 = Adrees-Control+Data+System-Control
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- sonst alles auf "Default"
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> Hinweise zum DDR2_RAM_CORE :
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- es wurden nur die VHDL-Files
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vom Ordner "User_Design/RTL" benutzt.
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- alle anderen vom MIG generierten Files
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sind für das Projekt nicht notwendig
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> Hinweis zum UCF-File für das DDR2-RAM :
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- ohne die Richtigen Settings im UCF-File,
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kommt es zu Timing problemen beim lesen oder
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schreiben
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- das vom MIG generierte UCF muss auf die
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Pinbelegung vom Spartan-3A Board angepasst
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werden
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- aus dem Grund habe ich das UCF-File
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aus dem Xilinx-Example für Spartan-3A Boards
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benutzt und für das Projekt angepasst
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das DDR2-Example bekommt man durch einen Link
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vom MIG -> "Xilinx Reference Boards" unter
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"http://www.xilinx.com/products/boards/s3astarter/reference_designs.htm"
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der Name ist "DDR2 MIG Reference Design"
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Beschreibung der Funktion :
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> der Schalter-0 (SW0) dient als Reset-Schalter (High = Reset)
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> das "TOP_Modul" routet alle Signale zwischen den Modulen
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> die "Buttons_VHDL" dient nur zum entprellen der Tasten und zum erzeugen
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eines "On-Click-Events" damit die Read/Write-Funktionen nur
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einmal gestartet werden
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> das "DDR2_Control" enthaellt eine State-Machine mit folgenden Funktionen :
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1. Initialisieren vom DDR2-RAM
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2. Beschreiben des DDR2-RAM mit 16 Datenwerten (mit je 64Bit breite)
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3. Auslesen des ersten Datenwertes
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4. Warten auf Tasteneingaben
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5a. Bei Taste 1 (North) -> erhoehen des Adresszeigers (ROW) um 1
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5b. Bei Taste 2 (South) -> veringern des Adresszeigers (ROW) um 1
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5c. Bei Taste 3 (West) -> schreiben eines einzelnen (fixen) Datenwertes in die aktuelle Adresse
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5d. Bei Taste 4 (East) -> lesen eines einzelnen Datenwertes aus der aktuellen Adresse
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> das "DDR2_Control" uebernimmt auch die Aufbereitung fuer die Anzeige :
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- SW1 bis SW3 dient zum auswählen eines der 8 Bytewerten des 64Bit breiten Datenwortes
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SW3=0 + SW2=0 + SW1=0 -> Anzeige von Datenbits (D7...D0)
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SW3=0 + SW2=0 + SW1=1 -> Anzeige von Datenbits (D15...D8)
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| 136 |
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SW3=0 + SW2=1 + SW1=0 -> Anzeige von Datenbits (D23...D16)
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| 137 |
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SW3=0 + SW2=1 + SW1=1 -> Anzeige von Datenbits (D31...D24)
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SW3=1 + SW2=0 + SW1=0 -> Anzeige von Datenbits (D39...D32)
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| 139 |
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SW3=1 + SW2=0 + SW1=1 -> Anzeige von Datenbits (D47...D40)
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| 140 |
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SW3=1 + SW2=1 + SW1=0 -> Anzeige von Datenbits (D55...D48)
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| 141 |
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SW3=1 + SW2=1 + SW1=1 -> Anzeige von Datenbits (D63...D56)
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| 142 |
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| 143 |
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das ausgewählte Byte wird an den 8 LEDs angezeigt
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| 144 |
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| 145 |
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|
> das "DDR2_Read" enthaellt eine State-Machine um ein Datenwort (64Bit)
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| 146 |
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aus dem RAM zu lesen
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| 147 |
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| 148 |
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> das "DDR2_Write" enthaellt eine State-Machine um ein Datenwort (64Bit)
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| 149 |
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ins RAM zu schreiben
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| 151 |
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Ram Inhalt nach dem Initialisieren :
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| 155 |
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> nach der Init-Funktion stehen 16 Datenwerte (je 64Bit) im RAM
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| 156 |
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| 157 |
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ADR 0 = 0123456789ABCDEF
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| 158 |
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ADR 1 = 123456789ABCDEF0
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| 159 |
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ADR 2 = 23456789ABCDEF01
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| 160 |
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ADR 3 = 3456789ABCDEF012
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| 161 |
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ADR 4 = 456789ABCDEF0123
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| 162 |
|
|
ADR 5 = 56789ABCDEF01234
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| 163 |
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ADR 6 bis ADR 15 = 639CC6398C7318E7
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| 164 |
|
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| 165 |
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| 166 |
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|
Ablauf :
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| 167 |
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=========
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| 168 |
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| 169 |
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| 170 |
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> nach dem Init und Schreiben von 16 Werten wird die Adr 0 ausgelesen
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| 171 |
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und an den LEDs ausgegeben
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| 172 |
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| 173 |
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|
> Mit dem Button North und South kann der ADR-Counter verändert werden
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| 174 |
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| 175 |
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> Button EAST liest das RAM an der aktuellen Adresse aus
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| 176 |
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| 177 |
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> Button WEST schreibt den 64Bit-Wert "31CE629DC43B8877" in die aktuelle Adresse
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| 178 |
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| 179 |
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| 180 |
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| 181 |
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|
Infos zum RAM :
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================
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| 183 |
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> das DDR2-RAM auf dem Spartan-3A Board hat eine groesse von 512MBit (64MByte)
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| 185 |
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| 186 |
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> das RAM ist in 4 Bloecke (BANKs) unterteilt,
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| 187 |
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jeder Block ist in 8192 Reihen (ROWs) und 1024 Zeilen (COLs) aufgeteilt
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| 188 |
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eine einzelne Zelle ist 16bit breit
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| 190 |
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das Ergibt 4x8192x1024x16bit = 512MBit
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| 191 |
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| 192 |
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> fuer die BANK_Adresse werden 2Bit benoetigt
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fuer die ROW_Adresse werden 13Bit benoetigt
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| 194 |
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fuer die COL_Adresse werden 10Bit benoetigt
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| 195 |
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| 196 |
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> der Adresszeiger fuer eine einzelne Zelle setzt sich so zusammen :
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| 197 |
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| 198 |
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ADR = ROW & COL & BANK
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| 199 |
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| 200 |
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damit ist der Adresszeiger 13+10+2 = 25bit breit
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| 201 |
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| 202 |
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| 203 |
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Einschraenkungen in dem Projekt :
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| 204 |
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==================================
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| 205 |
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| 206 |
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> VORSICHT !! der BURST-MODE ist fest auf "4" eingestellt,
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| 207 |
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damit werden bei jedem Write Zyklus
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| 208 |
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4 Zellen (also 4x16Bit=64Bit) beschrieben !!
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| 209 |
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| 210 |
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> damit keine Daten überschrieben werden, muss
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| 211 |
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der COL-Pointer immer in 4er Schritten erhöht/verringert werden
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| 212 |
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(0,4,8,12 usw)
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| 213 |
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|
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| 214 |
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| 215 |
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Geschwindigkeit :
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| 216 |
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==================
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| 217 |
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| 218 |
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> bei einer Speedmessung (per VHDL-Code) wurde
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| 219 |
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|
die Anzahl der notwendigen Clockzyklen ermittelt
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| 221 |
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> Read (von einem 64Bit Wert) = 22 Clockzyklen
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| 222 |
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(bei 133MHz -> 165 ns => 46 MByte/sec)
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| 223 |
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| 224 |
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> Write (von einem 64Bit Wert) = 25 Clockzyklen
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| 225 |
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(bei 133MHz -> 188 ns => 40 MByte/sec)
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| 226 |
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| 227 |
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| 228 |
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Hinweise :
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| 229 |
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===========
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| 230 |
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| 231 |
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|
> das Projekt ist von "privat" und nicht fuer
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| 232 |
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kommerzielle Zwecke gedacht
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| 233 |
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| 234 |
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> das Projekt ist nicht frei von Fehlern
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| 235 |
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und ich kann daher keine Garantie
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|
|
fuer eventuell auftretende Schaeden geben
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| 237 |
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| 238 |
|
|
> das Projekt ist frei kopier- und verwendbar
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| 239 |
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| 240 |
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|
> bei gefundenen Fehlern bitte eine EMail an mich
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| 241 |
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|
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| 242 |
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| 243 |
|
|
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| 244 |
|
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08.08.11 / UB
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| 245 |
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|
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