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Subversion Repositories pcie_sg_dma

[/] [pcie_sg_dma/] [branches/] [Virtex6/] [ML605_ISE12.3/] [MySim/] [Test01.wcfg] - Blame information for rev 11

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      trn_clk
      trn_clk
   
   
      trn_rdst_rdy_n
      trn_rdst_rdy_n
   
   
      trn_rnp_ok_n
      trn_rnp_ok_n
   
   
      trn_tsof_n
      trn_tsof_n
   
   
      trn_teof_n
      trn_teof_n
   
   
      trn_td[63:0]
      trn_td[63:0]
   
   
      trn_trem_n[7:0]
      trn_trem_n[7:0]
   
   
      trn_tsrc_rdy_n
      trn_tsrc_rdy_n
   
   
      trn_terrfwd_n
      trn_terrfwd_n
   
   
      trn_tsrc_dsc_n
      trn_tsrc_dsc_n
   
   
      DDR_wr_v
      DDR_wr_v
   
   
      label
      DDR_wr_sof
      DDR_wr_sof
      DDR_wr_sof
   
   
      DDR_wr_eof
      DDR_wr_eof
   
   
      DDR_wr_Shift
      DDR_wr_Shift
   
   
      DDR_wr_Mask[1:0]
      DDR_wr_Mask[1:0]
   
   
      DDR_wr_din[63:0]
      DDR_wr_din[63:0]
   
   
      DDR_wr_full
      DDR_wr_full
   
   
      DDR_rdc_v
      DDR_rdc_v
   
   
      DDR_rdc_sof
      DDR_rdc_sof
   
   
      DDR_rdc_eof
      DDR_rdc_eof
   
   
      DDR_rdc_Shift
      DDR_rdc_Shift
   
   
      DDR_rdc_din[63:0]
      DDR_rdc_din[63:0]
   
   
      DDR_rdc_full
      DDR_rdc_full
   
   
      DDR_FIFO_RdEn
      DDR_FIFO_RdEn
   
   
      DDR_FIFO_Empty
      DDR_FIFO_Empty
   
   
      DDR_FIFO_RdQout[63:0]
      DDR_FIFO_RdQout[63:0]
   
   
      DDR_Ready
      DDR_Ready
   
   
      trn_Blinker
      trn_Blinker
   
   
      ddr_wr_fa
      ddr_wr_fa
   
   
      DDR_rdc_FA
      DDR_rdc_FA
   
   
      eb_FIFO_we
      eb_FIFO_we
   
   
      eb_FIFO_din[63:0]
      eb_FIFO_din[63:0]
   
   
      eb_FIFO_re
      eb_FIFO_re
   
   
      eb_FIFO_qout[71:0]
      eb_FIFO_qout[71:0]
   
   
      eb_FIFO_Status[63:0]
      eb_FIFO_Status[63:0]
   
   
      eb_FIFO_Rst
      eb_FIFO_Rst
   
   
      eb_pfull
      eb_pfull
   
   
      eb_full
      eb_full
   
   
      eb_pempty
      eb_pempty
   
   
      eb_empty
      eb_empty
   
   
      eb_FIFO_Data_Count[26:0]
      eb_FIFO_Data_Count[26:0]
   
   
      DBG_dma_start
      DBG_dma_start
   
   
      DDR_blinker
      DDR_blinker
   
   
      Sim_Zeichen
      Sim_Zeichen
   
   
      trn_reset_n
      trn_reset_n
   
   
      trn_lnk_up_n
      trn_lnk_up_n
   
   
      trn_rsof_n
      trn_rsof_n
   
   
      trn_reof_n
      trn_reof_n
   
   
      trn_rd[63:0]
      trn_rd[63:0]
   
   
      trn_rrem_n[7:0]
      trn_rrem_n[7:0]
   
   
      trn_rsrc_rdy_n
      trn_rsrc_rdy_n
   
   
      trn_rbar_hit_n[6:0]
      trn_rbar_hit_n[6:0]
   
   
      trn_rerrfwd_n
      trn_rerrfwd_n
   
   
      trn_rsrc_dsc_n
      trn_rsrc_dsc_n
   
   
      trn_tdst_rdy_n
      trn_tdst_rdy_n
   
   
      trn_tdst_dsc_n
      trn_tdst_dsc_n
   
   
      trn_tbuf_av[3:0]
      trn_tbuf_av[3:0]
   
   
      pcie_link_width[5:0]
      pcie_link_width[5:0]
   
   
      cfg_dcommand[15:0]
      cfg_dcommand[15:0]
   
   
      localID[15:0]
      localID[15:0]
   
   
      mbuf_UserFull
      mbuf_UserFull
   
   
      mem_clk
      mem_clk
   
   
      Rx_No_Flow_Control
      Rx_No_Flow_Control
   
   
      Tx_No_Flow_Control
      Tx_No_Flow_Control
   
   
      Accum_Msg_INTA[31:0]
      Accum_Msg_INTA[31:0]
   
   
      Accum_Msg_INTA_n[31:0]
      Accum_Msg_INTA_n[31:0]
   
   
      Op_Random[127:0]
      Op_Random[127:0]
   
   
      ii[15:0]
      ii[15:0]
   
   
      FSM_Trn[7:0]
      FSM_Trn[7:0]
   
   
      Hdr_Array[3:0,31:0]
      Hdr_Array[3:0,31:0]
   
   
      Private_Array[15:0,31:0]
      Private_Array[15:0,31:0]
   
   
      Rx_TLP_Length[10:0]
      Rx_TLP_Length[10:0]
   
   
      Rx_MWr_Tag[7:0]
      Rx_MWr_Tag[7:0]
   
   
      Rx_MRd_Tag[4:0]
      Rx_MRd_Tag[4:0]
   
   
      Tx_MRd_Addr[31:0]
      Tx_MRd_Addr[31:0]
   
   
      Tx_MRd_Leng[31:0]
      Tx_MRd_Leng[31:0]
   
   
      tx_MRd_Length[10:0]
      tx_MRd_Length[10:0]
   
   
      tx_MRd_Tag[7:0]
      tx_MRd_Tag[7:0]
   
   
      tx_MRd_Tag_k[7:0]
      tx_MRd_Tag_k[7:0]
   
   
      DMA_PA[31:0]
      DMA_PA[31:0]
   
   
      DMA_HA[63:0]
      DMA_HA[63:0]
   
   
      DMA_BDA[63:0]
      DMA_BDA[63:0]
   
   
      DMA_Leng[31:0]
      DMA_Leng[31:0]
   
   
      DMA_L1[31:0]
      DMA_L1[31:0]
   
   
      DMA_L2[31:0]
      DMA_L2[31:0]
   
   
      DMA_bar[2:0]
      DMA_bar[2:0]
   
   
      DMA_ds_is_Last
      DMA_ds_is_Last
   
   
      DMA_us_is_Last
      DMA_us_is_Last
   
   
      CplD_Index[31:0]
      CplD_Index[31:0]
   
   
      Desc_tx_MRd_Valid
      Desc_tx_MRd_Valid
   
   
      Desc_tx_MRd_Leng[10:0]
      Desc_tx_MRd_Leng[10:0]
   
   
      Desc_tx_MRd_Addr[31:0]
      Desc_tx_MRd_Addr[31:0]
   
   
      Desc_tx_MRd_TAG[7:0]
      Desc_tx_MRd_TAG[7:0]
   
   
      tx_MRd_come
      tx_MRd_come
   
   
      PIO_Addr[63:0]
      PIO_Addr[63:0]
   
   
      PIO_Leng[31:0]
      PIO_Leng[31:0]
   
   
      PIO_1st_BE[3:0]
      PIO_1st_BE[3:0]
   
   
      PIO_bar[6:0]
      PIO_bar[6:0]
   
   
      trn_rsrc_rdy_n_seed
      trn_rsrc_rdy_n_seed
   
   
      Err_signal
      Err_signal
   
   
      FSM_Rx_Fmt[7:0]
      FSM_Rx_Fmt[7:0]
   
   
      rxchk_TLP_Length[10:0]
      rxchk_TLP_Length[10:0]
   
   
      rxchk_TLP_Has_Data
      rxchk_TLP_Has_Data
   
   
      rxchk_TLP_4DW_Hdr
      rxchk_TLP_4DW_Hdr
   
   
      rxchk_Mem_TLP
      rxchk_Mem_TLP
   
   
      FSM_TLP_Fmt[7:0]
      FSM_TLP_Fmt[7:0]
   
   
      tx_TLP_Length[10:0]
      tx_TLP_Length[10:0]
   
   
      tx_TLP_Address[12:0]
      tx_TLP_Address[12:0]
   
   
      tx_TLP_Has_Data
      tx_TLP_Has_Data
   
   
      tx_TLP_is_CplD
      tx_TLP_is_CplD
   
   
      tx_TLP_4DW_Hdr
      tx_TLP_4DW_Hdr
   
   
      tx_Mem_TLP
      tx_Mem_TLP
   
   
      FSM_Tx_Desc_MRd[7:0]
      FSM_Tx_Desc_MRd[7:0]
   
   
      FSM_Tx_MRd[7:0]
      FSM_Tx_MRd[7:0]
   
   
      tx_DMA_MRd_A64b
      tx_DMA_MRd_A64b
   
   
      fsm_Tx_Msg[7:0]
      fsm_Tx_Msg[7:0]
   
   
      tx_Msg_Tag_Lo[3:0]
      tx_Msg_Tag_Lo[3:0]
   


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Line No.	Rev	Author	Line
1	11	barabba
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30
31
32
33
34
35
36
37
38			`trn_clk`
39			`trn_clk`
40
41
42			`trn_rdst_rdy_n`
43			`trn_rdst_rdy_n`
44
45
46			`trn_rnp_ok_n`
47			`trn_rnp_ok_n`
48
49
50			`trn_tsof_n`
51			`trn_tsof_n`
52
53
54			`trn_teof_n`
55			`trn_teof_n`
56
57
58			`trn_td[63:0]`
59			`trn_td[63:0]`
60
61
62			`trn_trem_n[7:0]`
63			`trn_trem_n[7:0]`
64
65
66			`trn_tsrc_rdy_n`
67			`trn_tsrc_rdy_n`
68
69
70			`trn_terrfwd_n`
71			`trn_terrfwd_n`
72
73
74			`trn_tsrc_dsc_n`
75			`trn_tsrc_dsc_n`
76
77
78			`DDR_wr_v`
79			`DDR_wr_v`
80
81
82			`label`
83			`DDR_wr_sof`
84			`DDR_wr_sof`
85			`DDR_wr_sof`
86
87
88			`DDR_wr_eof`
89			`DDR_wr_eof`
90
91
92			`DDR_wr_Shift`
93			`DDR_wr_Shift`
94
95
96			`DDR_wr_Mask[1:0]`
97			`DDR_wr_Mask[1:0]`
98
99
100			`DDR_wr_din[63:0]`
101			`DDR_wr_din[63:0]`
102
103
104			`DDR_wr_full`
105			`DDR_wr_full`
106
107
108			`DDR_rdc_v`
109			`DDR_rdc_v`
110
111
112			`DDR_rdc_sof`
113			`DDR_rdc_sof`
114
115
116			`DDR_rdc_eof`
117			`DDR_rdc_eof`
118
119
120			`DDR_rdc_Shift`
121			`DDR_rdc_Shift`
122
123
124			`DDR_rdc_din[63:0]`
125			`DDR_rdc_din[63:0]`
126
127
128			`DDR_rdc_full`
129			`DDR_rdc_full`
130
131
132			`DDR_FIFO_RdEn`
133			`DDR_FIFO_RdEn`
134
135
136			`DDR_FIFO_Empty`
137			`DDR_FIFO_Empty`
138
139
140			`DDR_FIFO_RdQout[63:0]`
141			`DDR_FIFO_RdQout[63:0]`
142
143
144			`DDR_Ready`
145			`DDR_Ready`
146
147
148			`trn_Blinker`
149			`trn_Blinker`
150
151
152			`ddr_wr_fa`
153			`ddr_wr_fa`
154
155
156			`DDR_rdc_FA`
157			`DDR_rdc_FA`
158
159
160			`eb_FIFO_we`
161			`eb_FIFO_we`
162
163
164			`eb_FIFO_din[63:0]`
165			`eb_FIFO_din[63:0]`
166
167
168			`eb_FIFO_re`
169			`eb_FIFO_re`
170
171
172			`eb_FIFO_qout[71:0]`
173			`eb_FIFO_qout[71:0]`
174
175
176			`eb_FIFO_Status[63:0]`
177			`eb_FIFO_Status[63:0]`
178
179
180			`eb_FIFO_Rst`
181			`eb_FIFO_Rst`
182
183
184			`eb_pfull`
185			`eb_pfull`
186
187
188			`eb_full`
189			`eb_full`
190
191
192			`eb_pempty`
193			`eb_pempty`
194
195
196			`eb_empty`
197			`eb_empty`
198
199
200			`eb_FIFO_Data_Count[26:0]`
201			`eb_FIFO_Data_Count[26:0]`
202
203
204			`DBG_dma_start`
205			`DBG_dma_start`
206
207
208			`DDR_blinker`
209			`DDR_blinker`
210
211
212			`Sim_Zeichen`
213			`Sim_Zeichen`
214
215
216			`trn_reset_n`
217			`trn_reset_n`
218
219
220			`trn_lnk_up_n`
221			`trn_lnk_up_n`
222
223
224			`trn_rsof_n`
225			`trn_rsof_n`
226
227
228			`trn_reof_n`
229			`trn_reof_n`
230
231
232			`trn_rd[63:0]`
233			`trn_rd[63:0]`
234
235
236			`trn_rrem_n[7:0]`
237			`trn_rrem_n[7:0]`
238
239
240			`trn_rsrc_rdy_n`
241			`trn_rsrc_rdy_n`
242
243
244			`trn_rbar_hit_n[6:0]`
245			`trn_rbar_hit_n[6:0]`
246
247
248			`trn_rerrfwd_n`
249			`trn_rerrfwd_n`
250
251
252			`trn_rsrc_dsc_n`
253			`trn_rsrc_dsc_n`
254
255
256			`trn_tdst_rdy_n`
257			`trn_tdst_rdy_n`
258
259
260			`trn_tdst_dsc_n`
261			`trn_tdst_dsc_n`
262
263
264			`trn_tbuf_av[3:0]`
265			`trn_tbuf_av[3:0]`
266
267
268			`pcie_link_width[5:0]`
269			`pcie_link_width[5:0]`
270
271
272			`cfg_dcommand[15:0]`
273			`cfg_dcommand[15:0]`
274
275
276			`localID[15:0]`
277			`localID[15:0]`
278
279
280			`mbuf_UserFull`
281			`mbuf_UserFull`
282
283
284			`mem_clk`
285			`mem_clk`
286
287
288			`Rx_No_Flow_Control`
289			`Rx_No_Flow_Control`
290
291
292			`Tx_No_Flow_Control`
293			`Tx_No_Flow_Control`
294
295
296			`Accum_Msg_INTA[31:0]`
297			`Accum_Msg_INTA[31:0]`
298
299
300			`Accum_Msg_INTA_n[31:0]`
301			`Accum_Msg_INTA_n[31:0]`
302
303
304			`Op_Random[127:0]`
305			`Op_Random[127:0]`
306
307
308			`ii[15:0]`
309			`ii[15:0]`
310
311
312			`FSM_Trn[7:0]`
313			`FSM_Trn[7:0]`
314
315
316			`Hdr_Array[3:0,31:0]`
317			`Hdr_Array[3:0,31:0]`
318
319
320			`Private_Array[15:0,31:0]`
321			`Private_Array[15:0,31:0]`
322
323
324			`Rx_TLP_Length[10:0]`
325			`Rx_TLP_Length[10:0]`
326
327
328			`Rx_MWr_Tag[7:0]`
329			`Rx_MWr_Tag[7:0]`
330
331
332			`Rx_MRd_Tag[4:0]`
333			`Rx_MRd_Tag[4:0]`
334
335
336			`Tx_MRd_Addr[31:0]`
337			`Tx_MRd_Addr[31:0]`
338
339
340			`Tx_MRd_Leng[31:0]`
341			`Tx_MRd_Leng[31:0]`
342
343
344			`tx_MRd_Length[10:0]`
345			`tx_MRd_Length[10:0]`
346
347
348			`tx_MRd_Tag[7:0]`
349			`tx_MRd_Tag[7:0]`
350
351
352			`tx_MRd_Tag_k[7:0]`
353			`tx_MRd_Tag_k[7:0]`
354
355
356			`DMA_PA[31:0]`
357			`DMA_PA[31:0]`
358
359
360			`DMA_HA[63:0]`
361			`DMA_HA[63:0]`
362
363
364			`DMA_BDA[63:0]`
365			`DMA_BDA[63:0]`
366
367
368			`DMA_Leng[31:0]`
369			`DMA_Leng[31:0]`
370
371
372			`DMA_L1[31:0]`
373			`DMA_L1[31:0]`
374
375
376			`DMA_L2[31:0]`
377			`DMA_L2[31:0]`
378
379
380			`DMA_bar[2:0]`
381			`DMA_bar[2:0]`
382
383
384			`DMA_ds_is_Last`
385			`DMA_ds_is_Last`
386
387
388			`DMA_us_is_Last`
389			`DMA_us_is_Last`
390
391
392			`CplD_Index[31:0]`
393			`CplD_Index[31:0]`
394
395
396			`Desc_tx_MRd_Valid`
397			`Desc_tx_MRd_Valid`
398
399
400			`Desc_tx_MRd_Leng[10:0]`
401			`Desc_tx_MRd_Leng[10:0]`
402
403
404			`Desc_tx_MRd_Addr[31:0]`
405			`Desc_tx_MRd_Addr[31:0]`
406
407
408			`Desc_tx_MRd_TAG[7:0]`
409			`Desc_tx_MRd_TAG[7:0]`
410
411
412			`tx_MRd_come`
413			`tx_MRd_come`
414
415
416			`PIO_Addr[63:0]`
417			`PIO_Addr[63:0]`
418
419
420			`PIO_Leng[31:0]`
421			`PIO_Leng[31:0]`
422
423
424			`PIO_1st_BE[3:0]`
425			`PIO_1st_BE[3:0]`
426
427
428			`PIO_bar[6:0]`
429			`PIO_bar[6:0]`
430
431
432			`trn_rsrc_rdy_n_seed`
433			`trn_rsrc_rdy_n_seed`
434
435
436			`Err_signal`
437			`Err_signal`
438
439
440			`FSM_Rx_Fmt[7:0]`
441			`FSM_Rx_Fmt[7:0]`
442
443
444			`rxchk_TLP_Length[10:0]`
445			`rxchk_TLP_Length[10:0]`
446
447
448			`rxchk_TLP_Has_Data`
449			`rxchk_TLP_Has_Data`
450
451
452			`rxchk_TLP_4DW_Hdr`
453			`rxchk_TLP_4DW_Hdr`
454
455
456			`rxchk_Mem_TLP`
457			`rxchk_Mem_TLP`
458
459
460			`FSM_TLP_Fmt[7:0]`
461			`FSM_TLP_Fmt[7:0]`
462
463
464			`tx_TLP_Length[10:0]`
465			`tx_TLP_Length[10:0]`
466
467
468			`tx_TLP_Address[12:0]`
469			`tx_TLP_Address[12:0]`
470
471
472			`tx_TLP_Has_Data`
473			`tx_TLP_Has_Data`
474
475
476			`tx_TLP_is_CplD`
477			`tx_TLP_is_CplD`
478
479
480			`tx_TLP_4DW_Hdr`
481			`tx_TLP_4DW_Hdr`
482
483
484			`tx_Mem_TLP`
485			`tx_Mem_TLP`
486
487
488			`FSM_Tx_Desc_MRd[7:0]`
489			`FSM_Tx_Desc_MRd[7:0]`
490
491
492			`FSM_Tx_MRd[7:0]`
493			`FSM_Tx_MRd[7:0]`
494
495
496			`tx_DMA_MRd_A64b`
497			`tx_DMA_MRd_A64b`
498
499
500			`fsm_Tx_Msg[7:0]`
501			`fsm_Tx_Msg[7:0]`
502
503
504			`tx_Msg_Tag_Lo[3:0]`
505			`tx_Msg_Tag_Lo[3:0]`
506
507