OpenCores
URL https://opencores.org/ocsvn/pcie_ds_dma/pcie_ds_dma/trunk

Subversion Repositories pcie_ds_dma

[/] [pcie_ds_dma/] [trunk/] [projects/] [sp605_lx45t_wishbone/] [src/] [testbench/] [wb_block_pkg.vhd] - Blame information for rev 38

Details | Compare with Previous | View Log

Line No. Rev Author Line
1 38 dsmv 
---------------------------------------------------------------------------------------------------
2 
--
3 
-- Title       : wb_block_pkg.vhd
4 
-- Author      : Dmitry Smekhov
5 
-- Company     : Instrumental Systems
6 
-- E-mail      : dsmv@insys.ru
7 
--
8 
-- Version         : 1.0
9 
---------------------------------------------------------------------------------------------------
10 
--
11 
-- Description : Набор функций для доступа к блокам управления на шине WISHBONE
12 
--
13 
---------------------------------------------------------------------------------------------------
14 
--
15 
--  Version 1.0  01.11.2011
16 
--                                Создан из trd_pkg.vhd v1.0
17 
--
18 
---------------------------------------------------------------------------------------------------
19 
 
20 
library ieee;
21 
use ieee.std_logic_1164.all;
22 
use ieee.std_logic_arith.all;
23 
use ieee.std_logic_textio.all;
24 
use ieee.std_logic_unsigned.all;
25 
 
26 
library work;
27 
use work.cmd_sim_pkg.all;
28 
 
29 
use std.textio.all;
30 
use std.textio;
31 
 
32 
---------------------------------------------------------------------------------------------------
33 
package wb_block_pkg is
34 
 
35 
--
36 
-- Define TEST_CHECK reg id (addr in 64b cells)
37 
--
38 
constant REG_BLOCK_ID                   : integer:=0;
39 
constant REG_BLOCK_VER                  : integer:=1;
40 
 
41 
constant REG_TEST_CHECK_CTRL            : integer:=8;
42 
constant REG_TEST_CHECK_SIZE            : integer:=9;
43 
constant REG_TEST_CHECK_ERR_ADR         : integer:=16#0A#;
44 
constant REG_TEST_CHECK_WBS_BURST_CTRL  : integer:=16#0B#;
45 
 
46 
constant REG_TEST_CHECK_BL_RD           : integer:=16#10#;
47 
constant REG_TEST_CHECK_BL_OK           : integer:=16#11#;
48 
constant REG_TEST_CHECK_BL_ERROR        : integer:=16#12#;
49 
constant REG_TEST_CHECK_TOTAL_ERROR     : integer:=16#13#;
50 
constant REG_TEST_CHECK_ERR_DATA        : integer:=16#14#;
51 
--
52 
-- Define TEST_GEN reg id (addr in 64b cells)
53 
--
54 
constant REG_TEST_GEN_CTRL              : integer:=8;
55 
constant REG_TEST_GEN_SIZE              : integer:=9;
56 
constant REG_TEST_GEN_CNT1              : integer:=16#0A#;
57 
constant REG_TEST_GEN_CNT2              : integer:=16#0B#;
58 
constant REG_TEST_GEN_STATUS    : integer:=16#10#;
59 
constant REG_TEST_GEN_BL_WR             : integer:=16#11#;
60 
--
61 
-- Define SoPC ADDR (must be EQU to: ...\src\top\sp605_lx45t_wishbone_sopc_wb.vhd)
62 
--
63 
constant TEST_CHECK_WB_CFG_SLAVE   : std_logic_vector( 31 downto 0) := x"20000000";
64 
constant TEST_CHECK_WB_BURST_SLAVE : std_logic_vector( 31 downto 0) := x"20001000"; -- check data: write-only
65 
constant TEST_GEN_WB_CFG_SLAVE     : std_logic_vector( 31 downto 0) := x"20002000";
66 
constant TEST_GEN_WB_BURST_SLAVE   : std_logic_vector( 31 downto 0) := x"20003000"; -- generate data: read-only
67 
 
68 
---- Write to wishbone ----
69 
procedure wb_write (
70 
                signal  cmd:    out bh_cmd; -- команда
71 
                signal  ret:    in  bh_ret; -- ответ
72 
                adr:                    in integer; -- номер регистра
73 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
74 
                );
75 
 
76 
---- Read from wishbone ----
77 
procedure wb_read (
78 
                signal  cmd:    out bh_cmd; -- команда для ADSP
79 
                signal  ret:    in  bh_ret; -- ответ ADSP
80 
                adr:                    in integer; -- номер регистра
81 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
82 
                );
83 
 
84 
---- Запись в регистр блока TEST_CHECK.WB_CFG_SLAVE  ----
85 
procedure wb_block_check_write (
86 
                signal  cmd:    out bh_cmd; -- команда
87 
                signal  ret:    in  bh_ret; -- ответ
88 
                reg:                    in integer; -- номер регистра
89 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
90 
                );
91 
 
92 
 
93 
---- Чтение из регистра блока TEST_CHECK.WB_CFG_SLAVE ----
94 
procedure wb_block_check_read (
95 
                signal  cmd:    out bh_cmd; -- команда для ADSP
96 
                signal  ret:    in  bh_ret; -- ответ ADSP
97 
                reg:                    in integer; -- номер регистра
98 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
99 
                );
100 
 
101 
---- Запись в регистр блока TEST_GEN.WB_CFG_SLAVE  ----
102 
procedure wb_block_gen_write (
103 
                signal  cmd:    out bh_cmd; -- команда
104 
                signal  ret:    in  bh_ret; -- ответ
105 
                reg:                    in integer; -- номер регистра
106 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
107 
                );
108 
 
109 
 
110 
---- Чтение из регистра блока TEST_GEN.WB_CFG_SLAVE ----
111 
procedure wb_block_gen_read (
112 
                signal  cmd:    out bh_cmd; -- команда для ADSP
113 
                signal  ret:    in  bh_ret; -- ответ ADSP
114 
                reg:                    in integer; -- номер регистра
115 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
116 
                );
117 
 
118 
 
119 
-- Construct value for REG_TEST_CHECK_WBS_BURST_CTRL
120 
function wb_block_check_burst_ctrl_build (i_ena : in std_logic; ii_ack_dly : in integer; ii_dly_pos : in integer) return std_logic_vector;
121 
 
122 
end package     wb_block_pkg;
123 
---------------------------------------------------------------------------------------------------
124 
package body wb_block_pkg is
125 
 
126 
 
127 
---- Write to wishbone ----
128 
procedure wb_write (
129 
                signal  cmd:    out bh_cmd; -- команда
130 
                signal  ret:    in  bh_ret; -- ответ
131 
                adr:                    in integer; -- номер регистра
132 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
133 
                ) is
134 
begin
135 
        data_write( cmd, ret, TEST_CHECK_WB_CFG_SLAVE+conv_std_logic_vector(adr, 32), data );
136 
end;
137 
 
138 
---- Read from wishbone ----
139 
procedure wb_read (
140 
                signal  cmd:    out bh_cmd; -- команда для ADSP
141 
                signal  ret:    in  bh_ret; -- ответ ADSP
142 
                adr:                    in integer; -- номер регистра
143 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
144 
                ) is
145 
begin
146 
        data_read( cmd, ret, TEST_CHECK_WB_CFG_SLAVE+conv_std_logic_vector(adr, 32), data );
147 
end;
148 
 
149 
---- Запись в регистр блока TEST_CHECK.WB_CFG_SLAVE  ----
150 
procedure wb_block_check_write (
151 
                signal  cmd:    out bh_cmd; -- команда
152 
                signal  ret:    in  bh_ret; -- ответ
153 
                reg:                    in integer; -- номер регистра
154 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
155 
                ) is
156 
begin
157 
        data_write( cmd, ret, TEST_CHECK_WB_CFG_SLAVE+conv_std_logic_vector(reg*8+0, 32), data );
158 
end;
159 
 
160 
 
161 
---- Чтение из регистра блока TEST_CHECK ----
162 
procedure wb_block_check_read (
163 
                signal  cmd:    out bh_cmd; -- команда для ADSP
164 
                signal  ret:    in  bh_ret; -- ответ ADSP
165 
                reg:                    in integer; -- номер регистра
166 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
167 
                ) is
168 
begin
169 
        data_read( cmd, ret, TEST_CHECK_WB_CFG_SLAVE+conv_std_logic_vector(reg*8+0, 32), data );
170 
end;
171 
 
172 
---- Запись в регистр блока TEST_GEN.WB_CFG_SLAVE  ----
173 
procedure wb_block_gen_write (
174 
                signal  cmd:    out bh_cmd; -- команда
175 
                signal  ret:    in  bh_ret; -- ответ
176 
                reg:                    in integer; -- номер регистра
177 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
178 
                ) is
179 
begin
180 
        data_write( cmd, ret, TEST_GEN_WB_CFG_SLAVE+conv_std_logic_vector(reg*8+0, 32), data );
181 
end;
182 
 
183 
 
184 
---- Чтение из регистра блока TEST_GEN.WB_CFG_SLAVE ----
185 
procedure wb_block_gen_read (
186 
                signal  cmd:    out bh_cmd; -- команда для ADSP
187 
                signal  ret:    in  bh_ret; -- ответ ADSP
188 
                reg:                    in integer; -- номер регистра
189 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
190 
                ) is
191 
begin
192 
        data_read( cmd, ret, TEST_GEN_WB_CFG_SLAVE+conv_std_logic_vector(reg*8+0, 32), data );
193 
end;
194 
 
195 
 
196 
-- Construct value for REG_TEST_CHECK_WBS_BURST_CTRL
197 
function wb_block_check_burst_ctrl_build (i_ena : in std_logic; ii_ack_dly : in integer; ii_dly_pos : in integer) return std_logic_vector is
198 
variable iv_ret : std_logic_vector(31 downto 0):=(others => '0');
199 
begin
200 
 iv_ret:= x"0000" & i_ena & conv_std_logic_vector( ii_ack_dly, 6) & conv_std_logic_vector( ii_dly_pos, 9);
201 
 return iv_ret;
202 
end wb_block_check_burst_ctrl_build;
203 
 
204 
 
205 
end package     body wb_block_pkg;
206 
 

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.