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[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [io/] [ip/] [io_gpio/] [rtl/] [xml/] [io_gpio_def.xml] - Blame information for rev 135

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http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
opencores.org
io
io_gpio
def
 
 

 
 slave_clk
  
  
      
  
    
      
        clk
        clk
      
    
        
      
  
 
 
 
 slave_reset
  
  
      
  
    
      
        reset
        reset
      
    
        
      
  
 
 
 mb
   
  
      
   
 
     
 
 
        
         rdata
         
         rdata
           wire
           70
         
       
 
 
        
         wdata
         
         wdata
           70
         
       
 
 
        
         addr
         
         addr
           30
         
       
 
 
        
         rd
         
         rd
         
       
 
        
         wr
         
         wr
         
       
 
        
         cs
         
         cs
         
       
 
      
 
 
        
      
 
 
 
   little
   8
     
 
 
  
 
 
 

 
 
 
 

 
 
 
 
 
 

  gen_registers
  102.1
  :*common:*
  none
  tools/regtool/gen_registers
    
    
      bus_intf
      mb
    
    
      dest_dir
      ../verilog
    
  

 
 
 
 
 
 

  gen_verilog
  104.0
  none
  :*common:*
  tools/verilog/gen_verilog
   
    
      destination
      io_gpio_def
    
  

 
 

 
 
 
  
 
    
      fs-common
 
 
      
        
        ../verilog/top.body
        verilogSourcefragment
      
 
    
 
 
    
      fs-sim
 
      
        
        ../verilog/copyright.v
        verilogSourceinclude
      
 
      
        
        ../verilog/common/io_gpio_def
        verilogSourcemodule
      
 
 
     
        mb
        ../verilog/io_gpio_def_mb
        verilogSourcemodule
      
 
 
 
      
        dest_dir
        ../views/sim/
        verilogSourcelibraryDir
      
 
 
    
 
 
 
  
 
 
 
 
 

       
 
 
 
              
              verilog
              
              
                                   ipxact:library="Testbench"
                                   ipxact:name="toolflow"
                                   ipxact:version="verilog"/>
              
              
 
 
 
 
 
              
              common:*common:*
 
              Verilog
              
                     
                            fs-common
                     
              
 
              
              sim:*Simulation:*
              Verilog
              
                     
                            fs-sim
                     
              
 
              
              syn:*Synthesis:*
              Verilog
              
                     
                            fs-sim
                     
              
 
 
              
              doc
              
              
                                   ipxact:library="Testbench"
                                   ipxact:name="toolflow"
                                   ipxact:version="documentation"/>
              
              :*Documentation:*
              Verilog
              
 
 
 
      
 
 
 
 
 

 
enable
wire
in

 
 
 
clk
wire
in

 
 
reset
wire
in

 
 
cs
wire
in

 
 
rd
wire
in

 
wr
wire
in

 
 
addr
wire
in
30

 
 
wdata
wire
in
70

 
 
rdata
wire
out
70

 
 
 
 
 
gpio_0_out
wire
out
70

 
gpio_0_oe
wire
out
70

 
 
 
gpio_0_in
wire
in
70

 
 
gpio_1_out
wire
out
70

 
gpio_1_oe
wire
out
70

 
 
gpio_1_in
wire
in
70

 
 
 

 

 
 
 
 
 


 
8
 mb

 mb
 0x0000
 
  
  mb_microbus
  0x10
  8
 
 
 
   gpio_0_out
   0x2
   8
   read-write
  
 
 
   gpio_0_oe
   0x1
   8
   read-write
  
 
 
   gpio_0_in
   0x0
   8
   read-only
  
 
 
 
   gpio_1_out
   0x6
   8
   read-write
  
 
 
   gpio_1_oe
   0x5
   8
   read-write
  
 
 
   gpio_1_in
   0x4
   8
   read-only
  
 
 
  
 
 

 

 
 
 
 
 
 
 


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[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [io/] [ip/] [io_gpio/] [rtl/] [xml/] [io_gpio_def.xml] - Blame information for rev 135

Line No.	Rev	Author	Line
1	131	jt_eaton
2
30	135	jt_eaton
31			`xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"`
32	131	jt_eaton	`xmlns:socgen="http://opencores.org"`
33			`xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"`
34	135	jt_eaton	`xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014`
35			`http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">`
36	131	jt_eaton
37	135	jt_eaton	`opencores.org`
38			`io`
39			`io_gpio`
40			`def`
41	131	jt_eaton
42
43	135	jt_eaton
44	131	jt_eaton
45	135	jt_eaton	`slave_clk`
46
47
48
49
50
51
52			`clk`
53			`clk`
54
55
56
57
58
59
60	131	jt_eaton
61
62	135	jt_eaton	`slave_reset`
63
64
65
66
67
68
69			`reset`
70			`reset`
71
72
73
74
75
76
77	131	jt_eaton
78	135	jt_eaton	`mb`
79
80
81
82
83	131	jt_eaton
84	135	jt_eaton
85	131	jt_eaton
86
87	135	jt_eaton
88			`rdata`
89
90			`rdata`
91			`wire`
92			`70`
93
94
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96
97	135	jt_eaton
98			`wdata`
99
100			`wdata`
101			`70`
102
103
104	131	jt_eaton
105
106	135	jt_eaton
107			`addr`
108
109			`addr`
110			`30`
111
112
113	131	jt_eaton
114
115	135	jt_eaton
116			`rd`
117
118			`rd`
119
120
121	131	jt_eaton
122	135	jt_eaton
123			`wr`
124
125			`wr`
126
127
128	131	jt_eaton
129	135	jt_eaton
130			`cs`
131
132			`cs`
133
134
135	131	jt_eaton
136	135	jt_eaton
137	131	jt_eaton
138	135	jt_eaton
139
140
141	131	jt_eaton
142
143
144	135	jt_eaton	`little`
145			`8`
146
147	131	jt_eaton
148
149	135	jt_eaton
150	131	jt_eaton
151
152
153	135	jt_eaton
154	131	jt_eaton
155
156
157
158	135	jt_eaton
159	131	jt_eaton
160
161	133	jt_eaton
162
163
164
165	135	jt_eaton
166			`gen_registers`
167			`102.1`
168			`:common:`
169			`none`
170			`tools/regtool/gen_registers`
171
172
173			`bus_intf`
174			`mb`
175
176
177			`dest_dir`
178			`../verilog`
179
180
181
182	131	jt_eaton
183
184
185
186
187
188	135	jt_eaton
189			`gen_verilog`
190			`104.0`
191			`none`
192			`:common:`
193			`tools/verilog/gen_verilog`
194
195
196			`destination`
197			`io_gpio_def`
198
199
200
201	131	jt_eaton
202
203	135	jt_eaton
204	131	jt_eaton
205
206
207	135	jt_eaton
208	131	jt_eaton
209	135	jt_eaton
210			`fs-common`
211	131	jt_eaton
212
213	135	jt_eaton
214
215			`../verilog/top.body`
216			`verilogSourcefragment`
217
218	131	jt_eaton
219	135	jt_eaton
220	131	jt_eaton
221
222	135	jt_eaton
223			`fs-sim`
224	131	jt_eaton
225	135	jt_eaton
226
227			`../verilog/copyright.v`
228			`verilogSourceinclude`
229
230	131	jt_eaton
231	135	jt_eaton
232
233			`../verilog/common/io_gpio_def`
234			`verilogSourcemodule`
235
236	134	jt_eaton
237	131	jt_eaton
238	135	jt_eaton
239			`mb`
240			`../verilog/io_gpio_def_mb`
241			`verilogSourcemodule`
242
243	131	jt_eaton
244
245
246	135	jt_eaton
247			`dest_dir`
248			`../views/sim/`
249			`verilogSourcelibraryDir`
250
251	131	jt_eaton
252
253	135	jt_eaton
254	131	jt_eaton
255
256
257	135	jt_eaton
258	131	jt_eaton
259	133	jt_eaton
260	131	jt_eaton
261
262
263	135	jt_eaton
264
265	131	jt_eaton
266
267	135	jt_eaton
268
269			`verilog`
270
271
272			`ipxact:library="Testbench"`
273			`ipxact:name="toolflow"`
274			`ipxact:version="verilog"/>`
275
276
277
278
279
280
281
282
283			`common:common:`
284	131	jt_eaton
285	135	jt_eaton	`Verilog`
286
287
288			`fs-common`
289
290
291	131	jt_eaton
292	135	jt_eaton
293			`sim:Simulation:`
294			`Verilog`
295
296
297			`fs-sim`
298
299
300	131	jt_eaton
301	135	jt_eaton
302			`syn:Synthesis:`
303			`Verilog`
304
305
306			`fs-sim`
307
308
309	131	jt_eaton
310
311	135	jt_eaton
312			`doc`
313
314
315			`ipxact:library="Testbench"`
316			`ipxact:name="toolflow"`
317			`ipxact:version="documentation"/>`
318
319			`:Documentation:`
320			`Verilog`
321
322	131	jt_eaton
323
324
325	135	jt_eaton
326	131	jt_eaton
327
328
329
330
331	135	jt_eaton
332	131	jt_eaton
333	135	jt_eaton	`enable`
334			`wire`
335			`in`
336
337	131	jt_eaton
338
339	135	jt_eaton
340			`clk`
341			`wire`
342			`in`
343
344	131	jt_eaton
345
346	135	jt_eaton	`reset`
347			`wire`
348			`in`
349
350	131	jt_eaton
351
352	135	jt_eaton	`cs`
353			`wire`
354			`in`
355
356	131	jt_eaton
357
358	135	jt_eaton	`rd`
359			`wire`
360			`in`
361
362	131	jt_eaton
363	135	jt_eaton	`wr`
364			`wire`
365			`in`
366
367	131	jt_eaton
368
369	135	jt_eaton	`addr`
370			`wire`
371			`in`
372			`30`
373
374	131	jt_eaton
375
376	135	jt_eaton	`wdata`
377			`wire`
378			`in`
379			`70`
380
381	131	jt_eaton
382
383	135	jt_eaton	`rdata`
384			`wire`
385			`out`
386			`70`
387
388	131	jt_eaton
389
390
391
392
393	135	jt_eaton	`gpio_0_out`
394			`wire`
395			`out`
396			`70`
397
398	131	jt_eaton
399	135	jt_eaton	`gpio_0_oe`
400			`wire`
401			`out`
402			`70`
403
404
405
406
407			`gpio_0_in`
408			`wire`
409			`in`
410			`70`
411
412
413
414			`gpio_1_out`
415			`wire`
416			`out`
417			`70`
418
419
420			`gpio_1_oe`
421			`wire`
422			`out`
423			`70`
424
425
426
427			`gpio_1_in`
428			`wire`
429			`in`
430			`70`
431
432
433
434
435
436
437
438
439
440
441
442
443
444
445
446			`8`
447			`mb`
448
449			`mb`
450			`0x0000`
451	131	jt_eaton
452	135	jt_eaton
453			`mb_microbus`
454			`0x10`
455			`8`
456	131	jt_eaton
457
458	135	jt_eaton
459			`gpio_0_out`
460			`0x2`
461			`8`
462			`read-write`
463
464	131	jt_eaton
465	135	jt_eaton
466			`gpio_0_oe`
467			`0x1`
468			`8`
469			`read-write`
470
471	131	jt_eaton
472	135	jt_eaton
473			`gpio_0_in`
474			`0x0`
475			`8`
476			`read-only`
477
478	131	jt_eaton
479
480	135	jt_eaton
481			`gpio_1_out`
482			`0x6`
483			`8`
484			`read-write`
485
486	131	jt_eaton
487	135	jt_eaton
488			`gpio_1_oe`
489			`0x5`
490			`8`
491			`read-write`
492
493	131	jt_eaton
494	135	jt_eaton
495			`gpio_1_in`
496			`0x4`
497			`8`
498			`read-only`
499
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