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[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [logic/] [ip/] [micro_bus/] [rtl/] [xml/] [micro_bus_exp5.xml] - Blame information for rev 135

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opencores.org
logic
micro_bus
exp5
 
 
 

 
mb_out
  
 
 
 
 
  
      
  
 
 
 
 
    
 
      
        addr
        
        addr_in
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        rdata
        
        rdata_out
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        wdata
        
        wdata_in
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        rd
        
        rd_in
        
      
 
      
        wr
        
        wr_in
        
      
 
      
        cs
        
        cs_in
        
      
 
      
        wait
        
        wait_out
        reg
        
      
 
    
 
        
      
 
 
  
  
  
  
  
  
  
  
 
 
 
 
 
 
 
 
 
mas_0
  
 
 
 
  
      
  
 
    
 
      
        addr
        
        mas_0_addr_out
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        rdata
        
        mas_0_rdata_in
          70
        
      
 
      
        wdata
        
        mas_0_wdata_out
          70
        
      
 
      
        rd
        
        mas_0_rd_out
        
      
 
      
        wr
        
        mas_0_wr_out
        
      
 
      
        cs
        
        mas_0_cs_out
        
      
 
    
 
 
        
      
 
 
 
  
 
 
 
 
 
 
 
 
 
 
mas_1
  
 
 
  
      
  
    
 
      
        addr
        
        mas_1_addr_out
          30
        
      
 
      
        rdata
        
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        wdata
        
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        rd
        
        mas_1_rd_out
        
      
 
      
        wr
        
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        cs
        
        mas_1_cs_out
        
      
 
    
 
 
        
      
 
 
  
 
 
 
 
 
 
 
 
 
 
 
mas_2
  
 
 
  
      
  
 
    
 
      
        addr
        
        mas_2_addr_out
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        rdata
        
        mas_2_rdata_in
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        mas_2_wdata_out
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        rd
        
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        wr
        
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        cs
        
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mas_3
  
 
 
  
      
  
 
    
 
      
        addr
        
        mas_3_addr_out
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        wdata
        
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        rd
        
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        wr
        
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        cs
        
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mas_4
  
 
 
  
      
  
 
 
    
 
      
        addr
        
        mas_4_addr_out
          30
        
      
 
      
        rdata
        
        mas_4_rdata_in
          70
        
      
 
      
        wdata
        
        mas_4_wdata_out
          70
        
      
 
      
        rd
        
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        wr
        
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        cs
        
        mas_4_cs_out
        
      
 
    
 
 
        
      
 
 
 
 
  
 
 
 
 
 
 
 

 
 
 

 
 
 

  gen_verilog
  104.0
  none
  :*common:*
  tools/verilog/gen_verilog
    
    
      destination
      micro_bus_exp5
    
  

 
 
 

 
 
  
 
    
      fs-common
 
      
        
        ../verilog/top.body.exp5
        verilogSourcefragment
      
 
    
 
    
      fs-sim
 
      
        
        ../verilog/copyright.v
        verilogSourceinclude
      
 
 
      
        
        ../verilog/common/micro_bus_exp5
        verilogSourcemodule
      
 
 
    
 
 
 
 
    
      fs-syn
 
      
        
        ../verilog/copyright.v
        verilogSourceinclude
      
 
 
 
      
        
        ../verilog/common/micro_bus_exp5
        verilogSourcemodule
      
 
 
 
    
 
 
 
 
 
 
  
 
 
 
 

 
      
 
 
 
              
              verilog
              
              
                                   ipxact:library="Testbench"
                                   ipxact:name="toolflow"
                                   ipxact:version="verilog"/>
              
              
 
 
 
 
 
              
              common:*common:*
 
              Verilog
              
                     
                            fs-common
                     
              
 
              
              sim:*Simulation:*
 
              Verilog
              
                     
                            fs-sim
                     
              
 
 
              
              syn:*Synthesis:*
 
              Verilog
              
                     
                            fs-syn
                     
              
 
 
              
              doc
              
              
                                   ipxact:library="Testbench"
                                   ipxact:name="toolflow"
                                   ipxact:version="documentation"/>
              
              :*Documentation:*
              Verilog
              
 
 
      
 
 
 
 

 
clk
wire
in

 
 
reset
wire
in

 
 
 
enable
wire
in

 

 
 

 
 
 
 

 
 
   
 
   4
   mb_out
 
 
  
     mas_0
     0x00
   
 
 
  
     mas_1
     0x10
   
 
 
  
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     0x20
   
 
 
  
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     0x30
   
 
  
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     0x40
   
 
 
 
 
 
   
     mas_0
     00
      
       mas_0
       16
       8
     
   
 
   
     mas_1
     10
      
       mas_1
       16
       8
     
   
 
 
   
     mas_2
     20
      
       mas_2
       16
       8
     
   
 
 
 
 
   
     mas_3
     30
      
       mas_3
       16
       8
     
   
 
 
   
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     40
      
       mas_4
       16
       8
     
   
 
 
 
 
 
 
   
 
 
 

 
 

 
  
    mas_0
    0x10
    8
  
 
  
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    0x10
    8
  
 
 

 
 
 
 

 
 
 
 
 
 
 

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2
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34	135	jt_eaton	`xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014`
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79
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94
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96
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101
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129
130
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166
167			`mas_0_wdata_out`
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200
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207
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217
218
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242
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259
260			`cs`
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265
266
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271
272
273
274
275
276
277
278
279
280
281
282
283
284
285			`mas_2`
286
287
288
289
290
291
292
293
294
295
296			`addr`
297
298			`mas_2_addr_out`
299			`30`
300
301
302
303
304			`rdata`
305
306			`mas_2_rdata_in`
307			`70`
308
309
310
311
312			`wdata`
313
314			`mas_2_wdata_out`
315			`70`
316
317
318
319
320			`rd`
321
322			`mas_2_rd_out`
323
324
325
326
327			`wr`
328
329			`mas_2_wr_out`
330
331
332
333
334			`cs`
335
336			`mas_2_cs_out`
337
338
339
340
341
342
343
344
345
346
347
348
349
350	131	jt_eaton
351
352	135	jt_eaton
353	131	jt_eaton
354
355
356
357
358	135	jt_eaton	`mas_3`
359
360	131	jt_eaton
361
362	135	jt_eaton
363
364
365	131	jt_eaton
366	135	jt_eaton
367	131	jt_eaton
368	135	jt_eaton
369			`addr`
370
371			`mas_3_addr_out`
372			`30`
373
374
375	131	jt_eaton
376	135	jt_eaton
377			`rdata`
378
379			`mas_3_rdata_in`
380			`70`
381
382
383	131	jt_eaton
384	135	jt_eaton
385			`wdata`
386
387			`mas_3_wdata_out`
388			`70`
389
390
391	131	jt_eaton
392	135	jt_eaton
393			`rd`
394
395			`mas_3_rd_out`
396
397
398	131	jt_eaton
399	135	jt_eaton
400			`wr`
401
402			`mas_3_wr_out`
403
404
405	131	jt_eaton
406	135	jt_eaton
407			`cs`
408
409			`mas_3_cs_out`
410
411
412	131	jt_eaton
413	135	jt_eaton
414
415
416	131	jt_eaton
417
418	135	jt_eaton
419	131	jt_eaton
420
421	135	jt_eaton
422	131	jt_eaton
423
424
425
426
427	135	jt_eaton	`mas_4`
428
429	131	jt_eaton
430
431	135	jt_eaton
432
433
434	131	jt_eaton
435
436	135	jt_eaton
437	131	jt_eaton
438	135	jt_eaton
439			`addr`
440
441			`mas_4_addr_out`
442			`30`
443
444
445	131	jt_eaton
446	135	jt_eaton
447			`rdata`
448
449			`mas_4_rdata_in`
450			`70`
451
452
453	131	jt_eaton
454	135	jt_eaton
455			`wdata`
456
457			`mas_4_wdata_out`
458			`70`
459
460
461	131	jt_eaton
462	135	jt_eaton
463			`rd`
464
465			`mas_4_rd_out`
466
467
468	131	jt_eaton
469	135	jt_eaton
470			`wr`
471
472			`mas_4_wr_out`
473
474
475	131	jt_eaton
476	135	jt_eaton
477			`cs`
478
479			`mas_4_cs_out`
480
481
482	131	jt_eaton
483	135	jt_eaton
484	131	jt_eaton
485	135	jt_eaton
486
487
488	131	jt_eaton
489
490
491
492	135	jt_eaton
493	131	jt_eaton
494	135	jt_eaton
495	131	jt_eaton
496
497
498
499
500	135	jt_eaton
501	131	jt_eaton
502
503
504	135	jt_eaton
505	131	jt_eaton
506
507
508	135	jt_eaton
509			`gen_verilog`
510			`104.0`
511			`none`
512			`:common:`
513			`tools/verilog/gen_verilog`
514
515
516			`destination`
517			`micro_bus_exp5`
518
519
520
521	131	jt_eaton
522
523
524	135	jt_eaton
525	131	jt_eaton
526
527	135	jt_eaton
528	131	jt_eaton
529	135	jt_eaton
530			`fs-common`
531	131	jt_eaton
532	135	jt_eaton
533
534			`../verilog/top.body.exp5`
535			`verilogSourcefragment`
536
537	131	jt_eaton
538	135	jt_eaton
539	131	jt_eaton
540	135	jt_eaton
541			`fs-sim`
542	131	jt_eaton
543	135	jt_eaton
544
545			`../verilog/copyright.v`
546			`verilogSourceinclude`
547
548	131	jt_eaton
549
550	135	jt_eaton
551
552			`../verilog/common/micro_bus_exp5`
553			`verilogSourcemodule`
554
555	131	jt_eaton
556
557	135	jt_eaton
558	131	jt_eaton
559
560
561
562	135	jt_eaton
563			`fs-syn`
564	131	jt_eaton
565	135	jt_eaton
566
567			`../verilog/copyright.v`
568			`verilogSourceinclude`
569
570	131	jt_eaton
571
572
573	135	jt_eaton
574
575			`../verilog/common/micro_bus_exp5`
576			`verilogSourcemodule`
577
578	131	jt_eaton
579
580
581	135	jt_eaton
582	131	jt_eaton
583
584
585
586
587
588	135	jt_eaton
589	131	jt_eaton
590
591
592
593	135	jt_eaton
594	131	jt_eaton
595	135	jt_eaton
596	131	jt_eaton
597	135	jt_eaton
598
599
600			`verilog`
601
602
603			`ipxact:library="Testbench"`
604			`ipxact:name="toolflow"`
605			`ipxact:version="verilog"/>`
606
607
608
609
610
611
612
613
614			`common:common:`
615	131	jt_eaton
616	135	jt_eaton	`Verilog`
617
618
619			`fs-common`
620
621
622	131	jt_eaton
623	135	jt_eaton
624			`sim:Simulation:`
625	131	jt_eaton
626	135	jt_eaton	`Verilog`
627
628
629			`fs-sim`
630
631
632	131	jt_eaton
633
634	135	jt_eaton
635			`syn:Synthesis:`
636	131	jt_eaton
637	135	jt_eaton	`Verilog`
638
639
640			`fs-syn`
641
642
643	131	jt_eaton
644
645	135	jt_eaton
646			`doc`
647
648
649			`ipxact:library="Testbench"`
650			`ipxact:name="toolflow"`
651			`ipxact:version="documentation"/>`
652
653			`:Documentation:`
654			`Verilog`
655
656	131	jt_eaton
657
658	135	jt_eaton
659	131	jt_eaton
660
661
662
663	135	jt_eaton
664	131	jt_eaton
665	135	jt_eaton	`clk`
666			`wire`
667			`in`
668
669	131	jt_eaton
670
671	135	jt_eaton	`reset`
672			`wire`
673			`in`
674
675	131	jt_eaton
676
677
678	135	jt_eaton	`enable`
679			`wire`
680			`in`
681
682	131	jt_eaton
683	135	jt_eaton
684	131	jt_eaton
685
686	135	jt_eaton
687	131	jt_eaton
688
689
690
691	135	jt_eaton
692	131	jt_eaton
693
694	135	jt_eaton
695	131	jt_eaton
696	135	jt_eaton	`4`
697			`mb_out`
698	131	jt_eaton
699
700	135	jt_eaton
701			`mas_0`
702			`0x00`
703
704	131	jt_eaton
705
706	135	jt_eaton
707			`mas_1`
708			`0x10`
709
710	131	jt_eaton
711
712	135	jt_eaton
713			`mas_2`
714			`0x20`
715
716	131	jt_eaton
717
718	135	jt_eaton
719			`mas_3`
720			`0x30`
721
722	131	jt_eaton
723	135	jt_eaton
724			`mas_4`
725			`0x40`
726
727	131	jt_eaton
728
729
730
731
732	135	jt_eaton
733			`mas_0`
734			`00`
735
736			`mas_0`
737			`16`
738			`8`
739
740
741	131	jt_eaton
742	135	jt_eaton
743			`mas_1`
744			`10`
745
746			`mas_1`
747			`16`
748			`8`
749
750
751	131	jt_eaton
752
753	135	jt_eaton
754			`mas_2`
755			`20`
756
757			`mas_2`
758			`16`
759			`8`
760
761
762	131	jt_eaton
763
764
765
766	135	jt_eaton
767			`mas_3`
768			`30`
769
770			`mas_3`
771			`16`
772			`8`
773
774
775	131	jt_eaton
776
777	135	jt_eaton
778			`mas_4`
779			`40`
780
781			`mas_4`
782			`16`
783			`8`
784
785
786	131	jt_eaton
787
788
789
790
791
792	135	jt_eaton
793	131	jt_eaton
794
795
796	135	jt_eaton
797	131	jt_eaton
798
799	135	jt_eaton
800	131	jt_eaton
801	135	jt_eaton
802			`mas_0`
803			`0x10`
804			`8`
805
806	131	jt_eaton
807	135	jt_eaton
808			`mas_1`
809			`0x10`
810			`8`
811
812	131	jt_eaton
813	135	jt_eaton
814			`mas_2`
815			`0x10`
816			`8`
817
818	131	jt_eaton
819	135	jt_eaton
820			`mas_3`
821			`0x10`
822			`8`
823
824	131	jt_eaton
825	135	jt_eaton
826			`mas_4`
827			`0x10`
828			`8`
829
830	131	jt_eaton
831
832	135	jt_eaton
833	131	jt_eaton
834
835
836
837	135	jt_eaton
838	131	jt_eaton
839
840
841
842
843
844