URL https://opencores.org/ocsvn/socgen/socgen/trunk

Subversion Repositories socgen

[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [logic/] [ip/] [micro_bus/] [rtl/] [xml/] [micro_bus_exp6.xml] - Blame information for rev 135

Details | Compare with Previous | View Log





xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
opencores.org
logic
micro_bus
exp6
 
 
 

 
mb_out
  
  
      
  
    
 
      
        addr
        
        addr_in
          70
        
      
 
      
        rdata
        
        rdata_out
          150
        
      
 
      
        wdata
        
        wdata_in
          70
        
      
 
      
        rd
        
        rd_in
        
      
 
      
        wr
        
        wr_in
        
      
 
      
        cs
        
        cs_in
        
      
 
      
        wait
        
        wait_out
        reg
        
      
 
    
 
        
      
 
 
 
  
  
  
  
  
  
  
  
  
 
 
 
 
 
 
 
 
 
mas_0
  
  
      
  
 
    
 
      
        addr
        
        mas_0_addr_out
          30
        
      
 
      
        rdata
        
        mas_0_rdata_in
          70
        
      
 
      
        wdata
        
        mas_0_wdata_out
          70
        
      
 
      
        rd
        
        mas_0_rd_out
        
      
 
      
        wr
        
        mas_0_wr_out
        
      
 
      
        cs
        
        mas_0_cs_out
        
      
 
    
 
 
        
      
 
 
  
 
 
 
 
 
 
 
 
 
 
mas_1
  
  
      
  
 
    
 
      
        addr
        
        mas_1_addr_out
          30
        
      
 
      
        rdata
        
        mas_1_rdata_in
          70
        
      
 
      
        wdata
        
        mas_1_wdata_out
          70
        
      
 
      
        rd
        
        mas_1_rd_out
        
      
 
      
        wr
        
        mas_1_wr_out
        
      
 
      
        cs
        
        mas_1_cs_out
        
      
 
    
 
      
      
 
 
  
 
 
 
 
 
 
 
 
 
 
 
mas_2
  
  
      
  
 
    
 
      
        addr
        
        mas_2_addr_out
          30
        
      
 
      
        rdata
        
        mas_2_rdata_in
          70
        
      
 
      
        wdata
        
        mas_2_wdata_out
          70
        
      
 
      
        rd
        
        mas_2_rd_out
        
      
 
      
        wr
        
        mas_2_wr_out
        
      
 
      
        cs
        
        mas_2_cs_out
        
      
 
    
 
      
      
 
 
  
 
 
 
 
 
 
 
 
mas_3
  
  
      
  
 
    
 
      
        addr
        
        mas_3_addr_out
          30
        
      
 
      
        rdata
        
        mas_3_rdata_in
          70
        
      
 
      
        wdata
        
        mas_3_wdata_out
          70
        
      
 
      
        rd
        
        mas_3_rd_out
        
      
 
      
        wr
        
        mas_3_wr_out
        
      
 
      
        cs
        
        mas_3_cs_out
        
      
 
    
 
        
      
 
 
  
 
 
 
 
 
 
 
 
mas_4
  
  
      
  
 
    
 
      
        addr
        
        mas_4_addr_out
          30
        
      
 
      
        rdata
        
        mas_4_rdata_in
          70
        
      
 
      
        wdata
        
        mas_4_wdata_out
          70
        
      
 
      
        rd
        
        mas_4_rd_out
        
      
 
      
        wr
        
        mas_4_wr_out
        
      
 
      
        cs
        
        mas_4_cs_out
        
      
 
    
 
 
        
      
 
 
 
  
 
 
 
 
 

 
 
 
 
 
mas_5
  
  
      
  
 
  
 
      
        addr
        
        mas_5_addr_out
          30
        
      
 
      
        rdata
        
        mas_5_rdata_in
          70
        
      
 
      
        wdata
        
        mas_5_wdata_out
          70
        
      
 
      
        rd
        
        mas_5_rd_out
        
      
 
      
        wr
        
        mas_5_wr_out
        
      
 
      
        cs
        
        mas_5_cs_out
        
      
 
    
 
 
        
      
 
 
  
 
 
 
 
 

 

 

  gen_verilog
  104.0
  none
  :*common:*
  tools/verilog/gen_verilog
    
    
      destination
      micro_bus_exp6
    
  

 
 
 

 
 
  
 
    
      fs-common
 
      
        
        ../verilog/top.body.exp6
        verilogSourcefragment
      
 
    
 
    
      fs-sim
 
      
        
        ../verilog/copyright.v
        verilogSourceinclude
      
 
 
      
        
        ../verilog/common/micro_bus_exp6
        verilogSourcemodule
      
 
 
    
 
 
 
 
    
      fs-syn
 
      
        
        ../verilog/copyright.v
        verilogSourceinclude
      
 
 
 
      
        
        ../verilog/common/micro_bus_exp6
        verilogSourcemodule
      
 
 
 
    
 
 
 
 
 
 
  
 
 
 
 

 
      
 
 
 
              
              verilog
              
              
                                   ipxact:library="Testbench"
                                   ipxact:name="toolflow"
                                   ipxact:version="verilog"/>
              
              
 
 
 
 
 
              
              common:*common:*
 
              Verilog
              
                     
                            fs-common
                     
              
 
              
              sim:*Simulation:*
 
              Verilog
              
                     
                            fs-sim
                     
              
 
 
              
              syn:*Synthesis:*
 
              Verilog
              
                     
                            fs-syn
                     
              
 
 
              
              doc
              
              
                                   ipxact:library="Testbench"
                                   ipxact:name="toolflow"
                                   ipxact:version="documentation"/>
              
              :*Documentation:*
              Verilog
              
 
 
      
 
 
 
 
 
 

 
clk
wire
in

 
 
reset
wire
in

 
 
 
enable
wire
in

 

 
 

 
 
 
 

 
 
   
 
   4
   mb_out
 
 
  
     mas_0
     0x00
   
 
 
  
     mas_1
     0x10
   
 
 
  
     mas_2
     0x20
   
 
 
  
     mas_3
     0x30
   
 
  
     mas_4
     0x40
   
 
 
  
     mas_5
     0x50
   
 
 
 
   
     mas_0
     00
      
       mas_0
       16
       8
     
   
 
   
     mas_1
     10
      
       mas_1
       16
       8
     
   
 
 
   
     mas_2
     20
      
       mas_2
       16
       8
     
   
 
 
 
 
   
     mas_3
     30
      
       mas_3
       16
       8
     
   
 
 
   
     mas_4
     40
      
       mas_4
       16
       8
     
   
 
 
   
     mas_5
     50
      
       mas_5
       16
       8
     
   
 
 
 
 
 
   
 
 
 

 
 

 
  
    mas_0
    0x10
    8
  
 
  
    mas_1
    0x10
    8
  
 
  
    mas_2
    0x10
    8
  
 
  
    mas_3
    0x10
    8
  
 
  
    mas_4
    0x10
    8
  
 
  
    mas_5
    0x10
    8
  
 
 

 
 
 
 

 
 
 
 
 
 
 

Browse

Tools

Subversion Repositories socgen

[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [logic/] [ip/] [micro_bus/] [rtl/] [xml/] [micro_bus_exp6.xml] - Blame information for rev 135

Line No.	Rev	Author	Line
1	131	jt_eaton
2
30	135	jt_eaton
31			`xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"`
32	131	jt_eaton	`xmlns:socgen="http://opencores.org"`
33			`xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"`
34	135	jt_eaton	`xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014`
35			`http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">`
36	131	jt_eaton
37	135	jt_eaton	`opencores.org`
38			`logic`
39			`micro_bus`
40			`exp6`
41	131	jt_eaton
42
43
44	135	jt_eaton
45	131	jt_eaton
46	135	jt_eaton	`mb_out`
47
48
49
50
51
52	131	jt_eaton
53	135	jt_eaton
54			`addr`
55
56			`addr_in`
57			`70`
58
59
60	131	jt_eaton
61	135	jt_eaton
62			`rdata`
63
64			`rdata_out`
65			`150`
66
67
68	131	jt_eaton
69	135	jt_eaton
70			`wdata`
71
72			`wdata_in`
73			`70`
74
75
76	131	jt_eaton
77	135	jt_eaton
78			`rd`
79
80			`rd_in`
81
82
83	131	jt_eaton
84	135	jt_eaton
85			`wr`
86
87			`wr_in`
88
89
90	131	jt_eaton
91	135	jt_eaton
92			`cs`
93
94			`cs_in`
95
96
97	131	jt_eaton
98	135	jt_eaton
99			`wait`
100
101			`wait_out`
102			`reg`
103
104
105	131	jt_eaton
106	135	jt_eaton
107
108
109
110	131	jt_eaton
111
112
113	135	jt_eaton
114
115
116
117
118
119
120
121
122	131	jt_eaton
123
124
125	135	jt_eaton
126	131	jt_eaton
127
128
129
130
131	135	jt_eaton	`mas_0`
132
133
134
135
136	131	jt_eaton
137	135	jt_eaton
138	131	jt_eaton
139	135	jt_eaton
140			`addr`
141
142			`mas_0_addr_out`
143			`30`
144
145
146	131	jt_eaton
147	135	jt_eaton
148			`rdata`
149
150			`mas_0_rdata_in`
151			`70`
152
153
154	131	jt_eaton
155	135	jt_eaton
156			`wdata`
157
158			`mas_0_wdata_out`
159			`70`
160
161
162	131	jt_eaton
163	135	jt_eaton
164			`rd`
165
166			`mas_0_rd_out`
167
168
169	131	jt_eaton
170	135	jt_eaton
171			`wr`
172
173			`mas_0_wr_out`
174
175
176	131	jt_eaton
177	135	jt_eaton
178			`cs`
179
180			`mas_0_cs_out`
181
182
183	131	jt_eaton
184	135	jt_eaton
185	131	jt_eaton
186	135	jt_eaton
187
188
189	131	jt_eaton
190
191	135	jt_eaton
192	131	jt_eaton
193
194	135	jt_eaton
195	131	jt_eaton
196
197
198
199
200
201
202	135	jt_eaton	`mas_1`
203
204
205
206
207	131	jt_eaton
208	135	jt_eaton
209	131	jt_eaton
210	135	jt_eaton
211			`addr`
212
213			`mas_1_addr_out`
214			`30`
215
216
217	131	jt_eaton
218	135	jt_eaton
219			`rdata`
220
221			`mas_1_rdata_in`
222			`70`
223
224
225	131	jt_eaton
226	135	jt_eaton
227			`wdata`
228
229			`mas_1_wdata_out`
230			`70`
231
232
233	131	jt_eaton
234	135	jt_eaton
235			`rd`
236
237			`mas_1_rd_out`
238
239
240	131	jt_eaton
241	135	jt_eaton
242			`wr`
243
244			`mas_1_wr_out`
245
246
247	131	jt_eaton
248	135	jt_eaton
249			`cs`
250
251			`mas_1_cs_out`
252
253
254	131	jt_eaton
255	135	jt_eaton
256
257
258
259
260
261
262
263
264
265
266
267
268
269
270
271
272
273			`mas_2`
274
275
276
277
278	131	jt_eaton
279	135	jt_eaton
280	131	jt_eaton
281	135	jt_eaton
282			`addr`
283
284			`mas_2_addr_out`
285			`30`
286
287
288	131	jt_eaton
289	135	jt_eaton
290			`rdata`
291
292			`mas_2_rdata_in`
293			`70`
294
295
296	131	jt_eaton
297	135	jt_eaton
298			`wdata`
299
300			`mas_2_wdata_out`
301			`70`
302
303
304	131	jt_eaton
305	135	jt_eaton
306			`rd`
307
308			`mas_2_rd_out`
309
310
311	131	jt_eaton
312	135	jt_eaton
313			`wr`
314
315			`mas_2_wr_out`
316
317
318	131	jt_eaton
319	135	jt_eaton
320			`cs`
321
322			`mas_2_cs_out`
323
324
325	131	jt_eaton
326	135	jt_eaton
327	131	jt_eaton
328	135	jt_eaton
329
330	131	jt_eaton
331
332	135	jt_eaton
333	131	jt_eaton
334
335	135	jt_eaton
336	131	jt_eaton
337
338
339
340
341	135	jt_eaton	`mas_3`
342
343
344
345
346	131	jt_eaton
347	135	jt_eaton
348	131	jt_eaton
349	135	jt_eaton
350			`addr`
351
352			`mas_3_addr_out`
353			`30`
354
355
356	131	jt_eaton
357	135	jt_eaton
358			`rdata`
359
360			`mas_3_rdata_in`
361			`70`
362
363
364	131	jt_eaton
365	135	jt_eaton
366			`wdata`
367
368			`mas_3_wdata_out`
369			`70`
370
371
372	131	jt_eaton
373	135	jt_eaton
374			`rd`
375
376			`mas_3_rd_out`
377
378
379	131	jt_eaton
380	135	jt_eaton
381			`wr`
382
383			`mas_3_wr_out`
384
385
386	131	jt_eaton
387	135	jt_eaton
388			`cs`
389
390			`mas_3_cs_out`
391
392
393	131	jt_eaton
394	135	jt_eaton
395
396
397
398	131	jt_eaton
399
400	135	jt_eaton
401	131	jt_eaton
402
403	135	jt_eaton
404	131	jt_eaton
405
406
407
408
409	135	jt_eaton	`mas_4`
410
411
412
413
414	131	jt_eaton
415	135	jt_eaton
416	131	jt_eaton
417	135	jt_eaton
418			`addr`
419
420			`mas_4_addr_out`
421			`30`
422
423
424	131	jt_eaton
425	135	jt_eaton
426			`rdata`
427
428			`mas_4_rdata_in`
429			`70`
430
431
432	131	jt_eaton
433	135	jt_eaton
434			`wdata`
435
436			`mas_4_wdata_out`
437			`70`
438
439
440	131	jt_eaton
441	135	jt_eaton
442			`rd`
443
444			`mas_4_rd_out`
445
446
447	131	jt_eaton
448	135	jt_eaton
449			`wr`
450
451			`mas_4_wr_out`
452
453
454	131	jt_eaton
455	135	jt_eaton
456			`cs`
457
458			`mas_4_cs_out`
459
460
461	131	jt_eaton
462	135	jt_eaton
463	131	jt_eaton
464	135	jt_eaton
465
466
467	131	jt_eaton
468
469
470	135	jt_eaton
471	131	jt_eaton
472
473
474
475
476	135	jt_eaton
477	131	jt_eaton
478
479
480
481
482	135	jt_eaton	`mas_5`
483
484
485
486
487	131	jt_eaton
488	135	jt_eaton
489	131	jt_eaton
490	135	jt_eaton
491			`addr`
492
493			`mas_5_addr_out`
494			`30`
495
496
497	131	jt_eaton
498	135	jt_eaton
499			`rdata`
500
501			`mas_5_rdata_in`
502			`70`
503
504
505	131	jt_eaton
506	135	jt_eaton
507			`wdata`
508
509			`mas_5_wdata_out`
510			`70`
511
512
513	131	jt_eaton
514	135	jt_eaton
515			`rd`
516
517			`mas_5_rd_out`
518
519
520	131	jt_eaton
521	135	jt_eaton
522			`wr`
523
524			`mas_5_wr_out`
525
526
527	131	jt_eaton
528	135	jt_eaton
529			`cs`
530
531			`mas_5_cs_out`
532
533
534	131	jt_eaton
535	135	jt_eaton
536	131	jt_eaton
537	135	jt_eaton
538
539
540	131	jt_eaton
541
542	135	jt_eaton
543	131	jt_eaton
544
545
546	135	jt_eaton
547	131	jt_eaton
548	135	jt_eaton
549	131	jt_eaton
550	135	jt_eaton
551	131	jt_eaton
552	135	jt_eaton
553			`gen_verilog`
554			`104.0`
555			`none`
556			`:common:`
557			`tools/verilog/gen_verilog`
558
559
560			`destination`
561			`micro_bus_exp6`
562
563
564
565	131	jt_eaton
566
567
568	135	jt_eaton
569	131	jt_eaton
570
571	135	jt_eaton
572	131	jt_eaton
573	135	jt_eaton
574			`fs-common`
575	131	jt_eaton
576	135	jt_eaton
577
578			`../verilog/top.body.exp6`
579			`verilogSourcefragment`
580
581	131	jt_eaton
582	135	jt_eaton
583	131	jt_eaton
584	135	jt_eaton
585			`fs-sim`
586	131	jt_eaton
587	135	jt_eaton
588
589			`../verilog/copyright.v`
590			`verilogSourceinclude`
591
592	131	jt_eaton
593
594	135	jt_eaton
595
596			`../verilog/common/micro_bus_exp6`
597			`verilogSourcemodule`
598
599	131	jt_eaton
600
601	135	jt_eaton
602	131	jt_eaton
603
604
605
606	135	jt_eaton
607			`fs-syn`
608	131	jt_eaton
609	135	jt_eaton
610
611			`../verilog/copyright.v`
612			`verilogSourceinclude`
613
614	131	jt_eaton
615
616
617	135	jt_eaton
618
619			`../verilog/common/micro_bus_exp6`
620			`verilogSourcemodule`
621
622
623
624
625
626
627
628
629
630
631
632
633
634
635
636
637
638
639
640
641
642
643
644			`verilog`
645
646
647			`ipxact:library="Testbench"`
648			`ipxact:name="toolflow"`
649			`ipxact:version="verilog"/>`
650
651
652
653
654
655
656
657
658			`common:common:`
659	131	jt_eaton
660	135	jt_eaton	`Verilog`
661
662
663			`fs-common`
664
665
666	131	jt_eaton
667	135	jt_eaton
668			`sim:Simulation:`
669	131	jt_eaton
670	135	jt_eaton	`Verilog`
671
672
673			`fs-sim`
674
675
676	131	jt_eaton
677
678	135	jt_eaton
679			`syn:Synthesis:`
680	131	jt_eaton
681	135	jt_eaton	`Verilog`
682
683
684			`fs-syn`
685
686
687	131	jt_eaton
688
689	135	jt_eaton
690			`doc`
691
692
693			`ipxact:library="Testbench"`
694			`ipxact:name="toolflow"`
695			`ipxact:version="documentation"/>`
696
697			`:Documentation:`
698			`Verilog`
699
700	131	jt_eaton
701
702	135	jt_eaton
703	131	jt_eaton
704
705
706
707
708
709	135	jt_eaton
710	131	jt_eaton
711	135	jt_eaton	`clk`
712			`wire`
713			`in`
714
715	131	jt_eaton
716
717	135	jt_eaton	`reset`
718			`wire`
719			`in`
720
721	131	jt_eaton
722
723
724	135	jt_eaton	`enable`
725			`wire`
726			`in`
727
728	131	jt_eaton
729	135	jt_eaton
730	131	jt_eaton
731
732	135	jt_eaton
733	131	jt_eaton
734
735
736
737	135	jt_eaton
738	131	jt_eaton
739
740	135	jt_eaton
741	131	jt_eaton
742	135	jt_eaton	`4`
743			`mb_out`
744	131	jt_eaton
745
746	135	jt_eaton
747			`mas_0`
748			`0x00`
749
750	131	jt_eaton
751
752	135	jt_eaton
753			`mas_1`
754			`0x10`
755
756	131	jt_eaton
757
758	135	jt_eaton
759			`mas_2`
760			`0x20`
761
762	131	jt_eaton
763
764	135	jt_eaton
765			`mas_3`
766			`0x30`
767
768	131	jt_eaton
769	135	jt_eaton
770			`mas_4`
771			`0x40`
772
773	131	jt_eaton
774
775	135	jt_eaton
776			`mas_5`
777			`0x50`
778
779	131	jt_eaton
780
781
782	135	jt_eaton
783			`mas_0`
784			`00`
785
786			`mas_0`
787			`16`
788			`8`
789
790
791	131	jt_eaton
792	135	jt_eaton
793			`mas_1`
794			`10`
795
796			`mas_1`
797			`16`
798			`8`
799
800
801	131	jt_eaton
802
803	135	jt_eaton
804			`mas_2`
805			`20`
806
807			`mas_2`
808			`16`
809			`8`
810
811
812	131	jt_eaton
813
814
815
816	135	jt_eaton
817			`mas_3`
818			`30`
819
820			`mas_3`
821			`16`
822			`8`
823
824
825	131	jt_eaton
826
827	135	jt_eaton
828			`mas_4`
829			`40`
830
831			`mas_4`
832			`16`
833			`8`
834
835
836	131	jt_eaton
837
838	135	jt_eaton
839			`mas_5`
840			`50`
841
842			`mas_5`
843			`16`
844			`8`
845
846
847	131	jt_eaton
848
849
850
851
852	135	jt_eaton
853	131	jt_eaton
854
855
856	135	jt_eaton
857	131	jt_eaton
858
859	135	jt_eaton
860	131	jt_eaton
861	135	jt_eaton
862			`mas_0`
863			`0x10`
864			`8`
865
866	131	jt_eaton
867	135	jt_eaton
868			`mas_1`
869			`0x10`
870			`8`
871
872	131	jt_eaton
873	135	jt_eaton
874			`mas_2`
875			`0x10`
876			`8`
877
878	131	jt_eaton
879	135	jt_eaton
880			`mas_3`
881			`0x10`
882			`8`
883
884	131	jt_eaton
885	135	jt_eaton
886			`mas_4`
887			`0x10`
888			`8`
889
890	131	jt_eaton
891	135	jt_eaton
892			`mas_5`
893			`0x10`
894			`8`
895
896	131	jt_eaton
897
898	135	jt_eaton
899	131	jt_eaton
900
901
902
903	135	jt_eaton
904	131	jt_eaton
905
906
907
908
909
910