OpenCores
URL https://opencores.org/ocsvn/socgen/socgen/trunk

Subversion Repositories socgen

[/] [socgen/] [trunk/] [Projects/] [valentfx.com/] [fpgas/] [doc/] [sch/] [Nexys2_T6502_default.sch] - Blame information for rev 135

Details | Compare with Previous | View Log

Line No. Rev Author Line
1 135 jt_eaton
v 20100214 1
2
C 1500 300 1 0 0 in_port_vector.sym
3
{
4
T 1500 300 5 10 1 1 0 6 1 1
5
refdes=SW[7:0]
6
}
7
C 1500 700 1 0 0 in_port_vector.sym
8
{
9
T 1500 700 5 10 1 1 0 6 1 1
10
refdes=BTN[3:0]
11
}
12
C 1500 1100 1 0 0 in_port.sym
13
{
14
T 1500 1100 5 10 1 1 0 6 1 1
15
refdes=USBRDY
16
}
17
C 1500 1500 1 0 0 in_port.sym
18
{
19
T 1500 1500 5 10 1 1 0 6 1 1
20
refdes=USBFLAG
21
}
22
C 1500 1900 1 0 0 in_port.sym
23
{
24
T 1500 1900 5 10 1 1 0 6 1 1
25
refdes=RXD
26
}
27
C 1500 2300 1 0 0 in_port.sym
28
{
29
T 1500 2300 5 10 1 1 0 6 1 1
30
refdes=RS_RX
31
}
32
C 1500 2700 1 0 0 in_port.sym
33
{
34
T 1500 2700 5 10 1 1 0 6 1 1
35
refdes=RAMWAIT
36
}
37
C 1500 3100 1 0 0 in_port.sym
38
{
39
T 1500 3100 5 10 1 1 0 6 1 1
40
refdes=JTAG_TRESET_N
41
}
42
C 1500 3500 1 0 0 in_port.sym
43
{
44
T 1500 3500 5 10 1 1 0 6 1 1
45
refdes=JTAG_TMS
46
}
47
C 1500 3900 1 0 0 in_port.sym
48
{
49
T 1500 3900 5 10 1 1 0 6 1 1
50
refdes=JTAG_TDI
51
}
52
C 1500 4300 1 0 0 in_port.sym
53
{
54
T 1500 4300 5 10 1 1 0 6 1 1
55
refdes=JTAG_TCK
56
}
57
C 1500 4700 1 0 0 in_port.sym
58
{
59
T 1500 4700 5 10 1 1 0 6 1 1
60
refdes=FLASHSTSTS
61
}
62
C 1500 5100 1 0 0 in_port.sym
63
{
64
T 1500 5100 5 10 1 1 0 6 1 1
65
refdes=EPPDSTB
66
}
67
C 1500 5500 1 0 0 in_port.sym
68
{
69
T 1500 5500 5 10 1 1 0 6 1 1
70
refdes=EPPASTB
71
}
72
C 1500 5900 1 0 0 in_port.sym
73
{
74
T 1500 5900 5 10 1 1 0 6 1 1
75
refdes=CTS
76
}
77
C 1500 6300 1 0 0 in_port.sym
78
{
79
T 1500 6300 5 10 1 1 0 6 1 1
80
refdes=B_CLK
81
}
82
C 1500 6700 1 0 0 in_port.sym
83
{
84
T 1500 6700 5 10 1 1 0 6 1 1
85
refdes=A_CLK
86
}
87
C 4100 300  1 0  0 out_port_vector.sym
88
{
89
T 5100 300 5  10 1 1 0 0 1 1
90
refdes=VGARED[2:0]
91
}
92
C 4100 700  1 0  0 out_port_vector.sym
93
{
94
T 5100 700 5  10 1 1 0 0 1 1
95
refdes=VGAGREEN[2:0]
96
}
97
C 4100 1100  1 0  0 out_port_vector.sym
98
{
99
T 5100 1100 5  10 1 1 0 0 1 1
100
refdes=VGABLUE[1:0]
101
}
102
C 4100 1500  1 0  0 out_port_vector.sym
103
{
104
T 5100 1500 5  10 1 1 0 0 1 1
105
refdes=SEG[6:0]
106
}
107
C 4100 1900  1 0  0 out_port_vector.sym
108
{
109
T 5100 1900 5  10 1 1 0 0 1 1
110
refdes=MEMADR[23:1]
111
}
112
C 4100 2300  1 0  0 out_port_vector.sym
113
{
114
T 5100 2300 5  10 1 1 0 0 1 1
115
refdes=LED[7:0]
116
}
117
C 4100 2700  1 0  0 out_port_vector.sym
118
{
119
T 5100 2700 5  10 1 1 0 0 1 1
120
refdes=AN[3:0]
121
}
122
C 4100 3100  1 0 0 out_port.sym
123
{
124
T 5100 3100 5  10 1 1 0 0 1 1
125
refdes=VSYNC_N
126
}
127
C 4100 3500  1 0 0 out_port.sym
128
{
129
T 5100 3500 5  10 1 1 0 0 1 1
130
refdes=TXD
131
}
132
C 4100 3900  1 0 0 out_port.sym
133
{
134
T 5100 3900 5  10 1 1 0 0 1 1
135
refdes=RTS
136
}
137
C 4100 4300  1 0 0 out_port.sym
138
{
139
T 5100 4300 5  10 1 1 0 0 1 1
140
refdes=RS_TX
141
}
142
C 4100 4700  1 0 0 out_port.sym
143
{
144
T 5100 4700 5  10 1 1 0 0 1 1
145
refdes=RAMUB
146
}
147
C 4100 5100  1 0 0 out_port.sym
148
{
149
T 5100 5100 5  10 1 1 0 0 1 1
150
refdes=RAMLB
151
}
152
C 4100 5500  1 0 0 out_port.sym
153
{
154
T 5100 5500 5  10 1 1 0 0 1 1
155
refdes=RAMCS
156
}
157
C 4100 5900  1 0 0 out_port.sym
158
{
159
T 5100 5900 5  10 1 1 0 0 1 1
160
refdes=RAMCRE
161
}
162
C 4100 6300  1 0 0 out_port.sym
163
{
164
T 5100 6300 5  10 1 1 0 0 1 1
165
refdes=RAMCLK
166
}
167
C 4100 6700  1 0 0 out_port.sym
168
{
169
T 5100 6700 5  10 1 1 0 0 1 1
170
refdes=RAMADV
171
}
172
C 4100 7100  1 0 0 out_port.sym
173
{
174
T 5100 7100 5  10 1 1 0 0 1 1
175
refdes=MEMWR
176
}
177
C 4100 7500  1 0 0 out_port.sym
178
{
179
T 5100 7500 5  10 1 1 0 0 1 1
180
refdes=MEMOE
181
}
182
C 4100 7900  1 0 0 out_port.sym
183
{
184
T 5100 7900 5  10 1 1 0 0 1 1
185
refdes=JTAG_TDO
186
}
187
C 4100 8300  1 0 0 out_port.sym
188
{
189
T 5100 8300 5  10 1 1 0 0 1 1
190
refdes=JC_9
191
}
192
C 4100 8700  1 0 0 out_port.sym
193
{
194
T 5100 8700 5  10 1 1 0 0 1 1
195
refdes=JC_7
196
}
197
C 4100 9100  1 0 0 out_port.sym
198
{
199
T 5100 9100 5  10 1 1 0 0 1 1
200
refdes=JC_4
201
}
202
C 4100 9500  1 0 0 out_port.sym
203
{
204
T 5100 9500 5  10 1 1 0 0 1 1
205
refdes=JC_3
206
}
207
C 4100 9900  1 0 0 out_port.sym
208
{
209
T 5100 9900 5  10 1 1 0 0 1 1
210
refdes=JC_2
211
}
212
C 4100 10300  1 0 0 out_port.sym
213
{
214
T 5100 10300 5  10 1 1 0 0 1 1
215
refdes=JB_9
216
}
217
C 4100 10700  1 0 0 out_port.sym
218
{
219
T 5100 10700 5  10 1 1 0 0 1 1
220
refdes=JB_8
221
}
222
C 4100 11100  1 0 0 out_port.sym
223
{
224
T 5100 11100 5  10 1 1 0 0 1 1
225
refdes=JB_7
226
}
227
C 4100 11500  1 0 0 out_port.sym
228
{
229
T 5100 11500 5  10 1 1 0 0 1 1
230
refdes=JB_4
231
}
232
C 4100 11900  1 0 0 out_port.sym
233
{
234
T 5100 11900 5  10 1 1 0 0 1 1
235
refdes=JB_3
236
}
237
C 4100 12300  1 0 0 out_port.sym
238
{
239
T 5100 12300 5  10 1 1 0 0 1 1
240
refdes=JB_2
241
}
242
C 4100 12700  1 0 0 out_port.sym
243
{
244
T 5100 12700 5  10 1 1 0 0 1 1
245
refdes=JB_1
246
}
247
C 4100 13100  1 0 0 out_port.sym
248
{
249
T 5100 13100 5  10 1 1 0 0 1 1
250
refdes=JA_7
251
}
252
C 4100 13500  1 0 0 out_port.sym
253
{
254
T 5100 13500 5  10 1 1 0 0 1 1
255
refdes=JA_10
256
}
257
C 4100 13900  1 0 0 out_port.sym
258
{
259
T 5100 13900 5  10 1 1 0 0 1 1
260
refdes=HSYNC_N
261
}
262
C 4100 14300  1 0 0 out_port.sym
263
{
264
T 5100 14300 5  10 1 1 0 0 1 1
265
refdes=FLASHRP
266
}
267
C 4100 14700  1 0 0 out_port.sym
268
{
269
T 5100 14700 5  10 1 1 0 0 1 1
270
refdes=FLASHCS
271
}
272
C 4100 15100  1 0 0 out_port.sym
273
{
274
T 5100 15100 5  10 1 1 0 0 1 1
275
refdes=DP
276
}
277
C 4100 15500  1 0  0 io_port_vector.sym
278
{
279
T 5100 15500 5  10 1 1 0 0 1 1
280
refdes=USBADR[1:0]
281
}
282
C 4100 15900  1 0  0 io_port_vector.sym
283
{
284
T 5100 15900 5  10 1 1 0 0 1 1
285
refdes=PIO[39:0]
286
}
287
C 4100 16300  1 0  0 io_port_vector.sym
288
{
289
T 5100 16300 5  10 1 1 0 0 1 1
290
refdes=MEMDB[15:0]
291
}
292
C 4100 16700  1 0  0 io_port_vector.sym
293
{
294
T 5100 16700 5  10 1 1 0 0 1 1
295
refdes=EPPDB[7:0]
296
}
297
C 4100 17100  1 0 0 io_port.sym
298
{
299
T 5100 17100 5  10 1 1 0 0 1 1
300
refdes=USBWR
301
}
302
C 4100 17500  1 0 0 io_port.sym
303
{
304
T 5100 17500 5  10 1 1 0 0 1 1
305
refdes=USBPKTEND
306
}
307
C 4100 17900  1 0 0 io_port.sym
308
{
309
T 5100 17900 5  10 1 1 0 0 1 1
310
refdes=USBOE
311
}
312
C 4100 18300  1 0 0 io_port.sym
313
{
314
T 5100 18300 5  10 1 1 0 0 1 1
315
refdes=USBMODE
316
}
317
C 4100 18700  1 0 0 io_port.sym
318
{
319
T 5100 18700 5  10 1 1 0 0 1 1
320
refdes=USBDIR
321
}
322
C 4100 19100  1 0 0 io_port.sym
323
{
324
T 5100 19100 5  10 1 1 0 0 1 1
325
refdes=USBCLK
326
}
327
C 4100 19500  1 0 0 io_port.sym
328
{
329
T 5100 19500 5  10 1 1 0 0 1 1
330
refdes=PS2D
331
}
332
C 4100 19900  1 0 0 io_port.sym
333
{
334
T 5100 19900 5  10 1 1 0 0 1 1
335
refdes=PS2C
336
}
337
C 4100 20300  1 0 0 io_port.sym
338
{
339
T 5100 20300 5  10 1 1 0 0 1 1
340
refdes=JC_8
341
}
342
C 4100 20700  1 0 0 io_port.sym
343
{
344
T 5100 20700 5  10 1 1 0 0 1 1
345
refdes=JC_10
346
}
347
C 4100 21100  1 0 0 io_port.sym
348
{
349
T 5100 21100 5  10 1 1 0 0 1 1
350
refdes=JC_1
351
}
352
C 4100 21500  1 0 0 io_port.sym
353
{
354
T 5100 21500 5  10 1 1 0 0 1 1
355
refdes=JB_10
356
}
357
C 4100 21900  1 0 0 io_port.sym
358
{
359
T 5100 21900 5  10 1 1 0 0 1 1
360
refdes=JA_9
361
}
362
C 4100 22300  1 0 0 io_port.sym
363
{
364
T 5100 22300 5  10 1 1 0 0 1 1
365
refdes=JA_8
366
}
367
C 4100 22700  1 0 0 io_port.sym
368
{
369
T 5100 22700 5  10 1 1 0 0 1 1
370
refdes=JA_4
371
}
372
C 4100 23100  1 0 0 io_port.sym
373
{
374
T 5100 23100 5  10 1 1 0 0 1 1
375
refdes=JA_3
376
}
377
C 4100 23500  1 0 0 io_port.sym
378
{
379
T 5100 23500 5  10 1 1 0 0 1 1
380
refdes=JA_2
381
}
382
C 4100 23900  1 0 0 io_port.sym
383
{
384
T 5100 23900 5  10 1 1 0 0 1 1
385
refdes=JA_1
386
}
387
C 4100 24300  1 0 0 io_port.sym
388
{
389
T 5100 24300 5  10 1 1 0 0 1 1
390
refdes=EPPWAIT
391
}

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.