URL
https://opencores.org/ocsvn/bustap-jtag/bustap-jtag/trunk
Show entire file |
Details |
Blame |
View Log
| Rev 18 |
Rev 20 |
| Line 1... |
Line 1... |
///////////////////////////////////////////////////////////////////////////////
|
///////////////////////////////////////////////////////////////////////////////
|
// Copyright (c) 2012 Xilinx, Inc.
|
// Copyright (c) 2014 Xilinx, Inc.
|
// All Rights Reserved
|
// All Rights Reserved
|
///////////////////////////////////////////////////////////////////////////////
|
///////////////////////////////////////////////////////////////////////////////
|
// ____ ____
|
// ____ ____
|
// / /\/ /
|
// / /\/ /
|
// /___/ \ / Vendor : Xilinx
|
// /___/ \ / Vendor : Xilinx
|
// \ \ \/ Version : 14.2
|
// \ \ \/ Version : 14.3
|
// \ \ Application: Xilinx CORE Generator
|
// \ \ Application: Xilinx CORE Generator
|
// / / Filename : chipscope_vio_fifo.v
|
// / / Filename : chipscope_vio_fifo.v
|
// /___/ /\ Timestamp : Tue Nov 20 10:35:09 中国标准时间 2012
|
// /___/ /\ Timestamp : Fri Feb 07 17:33:59 中国标准时间 2014
|
// \ \ / \
|
// \ \ / \
|
// \___\/\___\
|
// \___\/\___\
|
//
|
//
|
// Design Name: Verilog Synthesis Wrapper
|
// Design Name: Verilog Synthesis Wrapper
|
///////////////////////////////////////////////////////////////////////////////
|
///////////////////////////////////////////////////////////////////////////////
|
| Line 20... |
Line 20... |
|
|
module chipscope_vio_fifo(
|
module chipscope_vio_fifo(
|
CONTROL,
|
CONTROL,
|
CLK,
|
CLK,
|
SYNC_IN,
|
SYNC_IN,
|
SYNC_OUT);
|
SYNC_OUT) /* synthesis syn_black_box syn_noprune=1 */;
|
|
|
|
|
inout [35 : 0] CONTROL;
|
inout [35 : 0] CONTROL;
|
input CLK;
|
input CLK;
|
input [91 : 0] SYNC_IN;
|
input [107 : 0] SYNC_IN;
|
output [1 : 0] SYNC_OUT;
|
output [1 : 0] SYNC_OUT;
|
|
|
endmodule
|
endmodule
|
|
|
No newline at end of file
|
No newline at end of file
|
© copyright 1999-2024
OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.