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Subversion Repositories funbase_ip_library

[/] [funbase_ip_library/] [trunk/] [TUT/] [soc/] [mjpeg_de2_soc/] [1.0/] [mjpeg_de2_soc.1.0.xml] - Diff between revs 145 and 147

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Rev 145	Rev 147
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`TUT`	`TUT`
`soc`	`soc`
`mjpeg_de2_soc`	`mjpeg_de2_soc`
`1.0`	`1.0`
`Altera de2 template soc`	`Altera de2 template soc`



`DM9000A`	`sdram_if`



`false`	`false`



`eth_clk_out`	`sdram_address_out`

`0`	`11`
`0`	`0`



`ENET_CLK`	`DRAM_ADDR`

`0`	`11`
`0`	`0`





`eth_chip_sel_out`	`sdram_ba_out`

`0`	`1`
`0`	`0`



`ENET_CS_N`	`DRAM_BA`

`0`	`1`
`0`	`0`





`eth_cmd_out`	`sdram_cas_n_out`

`0`	`0`
`0`	`0`



`ENET_CMD`	`DRAM_CAS_N`

`0`	`0`
`0`	`0`





`eth_data_inout`	`sdram_cke_out`

`15`	`0`
`0`	`0`



`ENET_DATA`	`DRAM_CKE`

`15`	`0`
`0`	`0`





`eth_interrupt_in`	`sdram_cs_n_out`

`0`	`0`
`0`	`0`



`ENET_INT`	`DRAM_CS_N`

`0`	`0`
`0`	`0`





`eth_read_out`	`sdram_data_inout`

`0`	`15`
`0`	`0`



`ENET_RD_N`	`DRAM_DQ`

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`0`	`0`





`eth_reset_out`	`sdram_dqm_out`

	`1`
	`0`



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	`1`
	`0`





	`sdram_ras_n_out`

`0`	`0`
`0`	`0`



`ENET_RST_N`	`DRAM_RAS_N`

`0`	`0`
`0`	`0`





`eth_write_out`	`sdram_we_n_out`

`0`	`0`
`0`	`0`



`ENET_WR_N`	`DRAM_WE_N`

`0`	`0`
`0`	`0`


Line 149...	Line 165...

`8`	`8`
`little`	`little`


`clk_in`	`sdram_clk`



`false`	`false`



`CLK`	`CLK`
Line 164...	Line 180...
`0`	`0`
`0`	`0`



`CLOCK_50`	`DRAM_CLK`

`0`	`0`
`0`	`0`


Line 203...	Line 219...

`8`	`8`
`little`	`little`


`sdram_clk`	`clk_in`



`false`	`false`



`CLK`	`CLK`
Line 218...	Line 234...
`0`	`0`
`0`	`0`



`DRAM_CLK`	`CLOCK_50`

`0`	`0`
`0`	`0`


Line 230...	Line 246...

`8`	`8`
`little`	`little`


`sdram_if`	`DM9000A`



`false`	`false`



`sdram_address_out`	`eth_clk_out`

`11`
`0`



`DRAM_ADDR`

`11`
`0`





`sdram_ba_out`

`1`	`0`
`0`	`0`



`DRAM_BA`	`ENET_CLK`

`1`	`0`
`0`	`0`





`sdram_cas_n_out`	`eth_chip_sel_out`

`0`	`0`
`0`	`0`



`DRAM_CAS_N`	`ENET_CS_N`

`0`	`0`
`0`	`0`





`sdram_cke_out`	`eth_cmd_out`

`0`	`0`
`0`	`0`



`DRAM_CKE`	`ENET_CMD`

`0`	`0`
`0`	`0`





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`0`	`0`



`DRAM_CS_N`	`ENET_DATA`

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`0`	`0`





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`15`	`0`
`0`	`0`



`DRAM_DQ`	`ENET_INT`

`15`	`0`
`0`	`0`





`sdram_dqm_out`	`eth_read_out`

`1`	`0`
`0`	`0`



`DRAM_DQM`	`ENET_RD_N`

`1`	`0`
`0`	`0`





`sdram_ras_n_out`	`eth_reset_out`

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`0`	`0`



`DRAM_RAS_N`	`ENET_RST_N`

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`0`	`0`





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`0`	`0`
`0`	`0`



`DRAM_WE_N`	`ENET_WR_N`

`0`	`0`
`0`	`0`

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