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\item [Clock 1:] Seleccionable entre 16 MHz, 1 MHz, 500 kHz y 250 kHz.
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\item [Clock 1:] Seleccionable entre 16 MHz, 1 MHz, 500 kHz y 250 kHz.
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\item [Clock 2:] Seleccionable entre 125 kHz, 62.5 kHz, 31.25 kHz, 15.625 kHz.
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\item [Clock 2:] Seleccionable entre 125 kHz, 62.5 kHz, 31.25 kHz, 15.625 kHz.
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\item [Clock 3:] Seleccionable entre 3.9062 kHz, 1.9531 kHz, 976,56251 Hz.
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\item [Clock 3:] Seleccionable entre 3.9062 kHz, 1.9531 kHz, 976,56251 Hz.
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\end{description}
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\end{description}
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\item [Conectores con Entradas/Salidas de propósito general:] 28 pines en total.
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\item [Conectores con Entradas/Salidas de propósito general:] 28 pines en total.
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\item [Periféricos:] 8 LEDs, 8 llaves (DIP switch), 4 pulsadores, Display de 7 segmentos cuádruple, Puerto serie.
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\item [Periféricos:] 8 LEDs, 8 llaves (DIP switch), 4 pulsadores, display de 7 segmentos cuádruple, puerto serie.
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\end{description}
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La \emph{Plataforma de Hardware Reconfigurable} (PHR) consiste fundamentalmente de tres placas electrónicas. El módulo principal es la \emph{placa PHR} donde se encuentran el chip FPGA, relojes, interfaces de entradas y salidas, periféricos (tales como LEDs, botones, llaves DIP, Displays de siete segmentos), etc.
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La \emph{Plataforma de Hardware Reconfigurable} (PHR) consiste fundamentalmente de tres placas electrónicas. El módulo principal es la \emph{placa PHR} donde se encuentran el chip FPGA, relojes, interfaces de entradas y salidas, periféricos (tales como LEDs, botones, llaves DIP, Displays de siete segmentos), etc.
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Además tiene conectores especiales para otros dos módulos sin los cuales la placa principal carece de funcionalidad. Uno de ellos se emplea para la regulación de las tensiones que alimentan al resto de los dispositivos. Se trata de la denominada \emph{placa S3Power}. El otro módulo es una interfaz de comunicaciones necesaria para configurar la FPGA o escribir la memoria PROM de configuración y se dispone en la \emph{placa OOCD Link}.
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Además tiene conectores especiales para otros dos módulos sin los cuales la placa principal carece de funcionalidad. Uno de ellos se emplea para la regulación de las tensiones que alimentan al resto de los dispositivos. Se trata de la denominada \emph{placa S3Power}. El otro módulo es una interfaz de comunicaciones necesaria para configurar la FPGA o escribir la memoria PROM de configuración y se dispone en la \emph{placa OOCD Link}.
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La conexión de las placas auxiliares a la principal se ilustra en la Fig. \ref{intro:conexionado}. La placa S3Power se acopla con los conectores que se indican con los números 8 y 16 en la Fig. \ref{intro:componentes}, mientras que la OOCD Link se une a la principal (mediante un cable adaptador) con los pines demarcados con 7. Esta última, a diferencia de la S3Power, no precisa estar siempre conectada, pero si cada ves que se desee configurar la FPGA o grabar su memoria PROM.
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La conexión de las placas auxiliares a la principal se ilustra en la Fig. \ref{intro:conexionado}. La placa S3Power se acopla con los conectores que se indican con los números 8 y 16 en la Fig. \ref{intro:componentes}, mientras que la OOCD Link se une a la principal (mediante un cable adaptador) con los pines demarcados con 7. Ésta última, a diferencia de la S3Power, no precisa estar siempre conectada, pero sí cada vez que se desee configurar la FPGA o grabar su memoria PROM.
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\begin{figure}[h!]
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\includegraphics{./img/intro/placasConexionado.pdf}
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\section{Diagrama de bloques del hardware}
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\section{Diagrama de bloques del hardware}
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Un esquema algo mas detallado del funcionamiento de la plataforma se ilustra en la Fig. \ref{intro:bloques}. En líneas punteadas se demarcan las distintas placas, y en línea continua se muestran los bloques que componen a cada una de ellas. Cuando hay funciones desempeñadas por un chip en particular los rectángulos se destacan con un fondo gris.
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Un esquema algo más detallado del funcionamiento de la plataforma se ilustra en la Fig. \ref{intro:bloques}. En líneas punteadas se demarcan las distintas placas, y en línea continua se muestran los bloques que componen a cada una de ellas. Cuando hay funciones desempeñadas por un chip en particular los rectángulos se destacan con un fondo gris.
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\includegraphics{./img/intro/block.pdf}
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\includegraphics{./img/intro/block.pdf}
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\caption[Diagrama de bloques de la plataforma]{Diagrama de bloques de la plataforma.}
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\caption[Diagrama de bloques de la plataforma]{Diagrama de bloques de la plataforma.}
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\label{intro:bloques}
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\label{intro:bloques}
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\end{figure}
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La función de la placa S3Power la realiza principalmente el \emph{chip TPS75003} el cuál tiene un regulador lineal y controladores para dos fuentes conmutadas, lo cual permite suministrar energía regulada con tres valores de tensión y distintas características de arranque\footnote{Una explicación mas detallada de \emph{S3Power} puede consultarse en el capítulo \ref{s3power:chapter}.}.
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La función de la placa S3Power la realiza principalmente el \emph{chip TPS75003} el cuál tiene un regulador lineal y controladores para dos fuentes conmutadas, lo cual permite suministrar energía regulada con tres valores de tensión y distintas características de arranque\footnote{Una explicación más detallada de \emph{S3Power} puede consultarse en el capítulo \ref{s3power:chapter}.}.
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Los voltajes utilizados por la FPGA son de 1.2V, 2.5V y 3.3V.
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Los voltajes utilizados por la FPGA son de 1.2V, 2.5V y 3.3V.
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En la placa PHR, la FPGA se conecta a los distintos periféricos que se distinguen en la Fig. \ref{intro:bloques} con un fondo amarillo. El conjunto de periféricos está compuesto por \emph{LEDs}, \emph{Llaves DIP}, \emph{Botones}, el \emph{display de siete segmentos cuádruple} y el \emph{puerto serie}\footnote{Mas información sobre \emph{periféricos} en capítulo \ref{phr:chapter}, página \pageref{phr:sec:perifericos}.}.
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En la placa PHR, la FPGA se conecta a los distintos periféricos que se distinguen en la Fig. \ref{intro:bloques} con un fondo amarillo. El conjunto de periféricos está compuesto por \emph{LEDs}, \emph{llaves DIP}, \emph{botones}, el \emph{display de siete segmentos cuádruple} y el \emph{puerto serie}\footnote{Más información sobre \emph{periféricos} en capítulo \ref{phr:chapter}, página \pageref{phr:sec:perifericos}.}.
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Un recurso que puede facilitar el diseño de los proyectos es la señal de reloj. La placa PHR pone a disposición del usuario diversas señales de clock que van desde una frecuencia mínima de 977 Hz hasta una frecuencia máxima de 50MHz\footnote{Mas información sobre \emph{relojes} en capítulo \ref{phr:chapter}, página \pageref{phr:sec:clocks}.}.
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Un recurso que puede facilitar el diseño de los proyectos es la señal de reloj. La placa PHR pone a disposición del usuario diversas señales de clock que van desde una frecuencia mínima de 977 Hz hasta una frecuencia máxima de 50MHz\footnote{Más información sobre \emph{relojes} en capítulo \ref{phr:chapter}, página \pageref{phr:sec:clocks}.}.
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Para que la placa sea apta además para la realización de prototipos se incluyeron dos conectores, a través de cuales el usuario tiene acceso directo a los pines de la FPGA\footnote{Mas información sobre \emph{entradas y salidas de propósito general} en capítulo \ref{phr:chapter}, página \pageref{phr:sec:gpio}.}.
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Para que la placa sea apta además para la realización de prototipos se incluyeron dos conectores, a través de cuales el usuario tiene acceso directo a los pines de la FPGA\footnote{Más información sobre \emph{entradas y salidas de propósito general} en capítulo \ref{phr:chapter}, página \pageref{phr:sec:gpio}.}.
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La placa OOCD Link incluye el \emph{chip FT2232D} que establece una interfaz JTAG controlable mediante una conexión USB. Un anillo JTAG se establece con la FPGA y la memoria PROM, esta última implementada con el \emph{chip XCF02S}\footnote{Mas información sobre la \emph{placa OOCD Link} en capítulo \ref{oocd:chapter}. Sobre el proceso de configuración refiérase a la sección \emph{Configuración de la FPGA} del capítulo \ref{phr:chapter}, página \pageref{phr:sec:fpga_conf}.}.
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La placa OOCD Link incluye el \emph{chip FT2232D} que establece una interfaz JTAG controlable mediante una conexión USB. Un anillo JTAG se establece con la FPGA y la memoria PROM, esta última implementada con el \emph{chip XCF02S}\footnote{Más información sobre la \emph{placa OOCD Link} en capítulo \ref{oocd:chapter}. Sobre el proceso de configuración refiérase a la sección \emph{Configuración de la FPGA} del capítulo \ref{phr:chapter}, página \pageref{phr:sec:fpga_conf}.}.
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\item Selector de \textsl{clocks}.
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\item Selector de \textsl{clocks}.
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\item Oscilador de 50 MHz.
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\item Oscilador de 50 MHz.
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\item Entradas y salidas de propósito general.
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\item Entradas y salidas de propósito general.
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\item Entrada de voltaje de alimentación (5V).
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\item Entrada de voltaje de alimentación (5V).
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\item Selector de modo de configuración.
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\item Selector de modo de configuración.
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\item Boton de RESET.
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\item Botón de RESET.
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\item Conector de la placa \emph{OOCDLink}.
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\item Conector de la placa \emph{OOCDLink}.
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\item Conector de alimentación de la placa \emph{S3Power}.
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\item Conector de alimentación de la placa \emph{S3Power}.
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\item Memoria PROM.
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\item Memoria PROM.
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\item LEDs.
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\item LEDs.
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\item Llaves DIP.
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\item Llaves DIP.
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