Subversion Repositories bustap-jtag

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// Copyright (c) 2012 Xilinx, Inc.
// All Rights Reserved
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// /___/  \  /    Vendor     : Xilinx
// \   \   \/     Version    : 14.2
//  \   \         Application: Xilinx CORE Generator
//  /   /         Filename   : chipscope_icon.v
// /___/   /\     Timestamp  : Mon Nov 19 22:31:40 中国标准时间 2012
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// Design Name: Verilog Synthesis Wrapper
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// This wrapper is used to integrate with Project Navigator and PlanAhead
 
`timescale 1ns/1ps
 
module chipscope_icon(
    CONTROL0,
    CONTROL1,
    CONTROL2);
 
 
inout [35 : 0] CONTROL0;
inout [35 : 0] CONTROL1;
inout [35 : 0] CONTROL2;
 
endmodule