Subversion Repositories bustap-jtag

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// Copyright (c) 2012 Xilinx, Inc.
// All Rights Reserved
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// /___/  \  /    Vendor     : Xilinx
// \   \   \/     Version    : 14.2
//  \   \         Application: Xilinx CORE Generator
//  /   /         Filename   : chipscope_vio_fifo.v
// /___/   /\     Timestamp  : Tue Nov 20 10:35:09 中国标准时间 2012
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//  \___\/\___\
//
// Design Name: Verilog Synthesis Wrapper
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// This wrapper is used to integrate with Project Navigator and PlanAhead
 
`timescale 1ns/1ps
 
module chipscope_vio_fifo(
    CONTROL,
    CLK,
    SYNC_IN,
    SYNC_OUT);
 
 
inout [35 : 0] CONTROL;
input CLK;
input [91 : 0] SYNC_IN;
output [1 : 0] SYNC_OUT;
 
endmodule