Subversion Repositories pcie_ds_dma

[Project]
Current Flow=Multivendor
VCS=0
version=3
Current Config=compile

[Configurations]
compile=sp605_lx45t_wishbone

[Library]
sp605_lx45t_wishbone=.\sp605_lx45t_wishbone.LIB

[Settings]
AccessRead=0
AccessReadWrite=0
AccessACCB=0
AccessACCR=0
AccessReadWriteSLP=0
AccessReadTopLevel=1
DisableC=1
ENABLE_ADV_DATAFLOW=0
SYNTH_TOOL=MV_XST122
IMPL_TOOL=MV_ISE122
CSYNTH_TOOL=<none>
PHYSSYNTH_TOOL=<none>
FLOW_TYPE=HDL
LANGUAGE=VHDL
FLOWTOOLS=IMPL_WITH_SYNTH
ON_SERVERFARM_SYNTH=0
ON_SERVERFARM_IMPL=0
ON_SERVERFARM_SIM=0
DVM_DISPLAY=NO
REFRESH_FLOW=1
FAMILY=Xilinx12x VIRTEX5
RUN_MODE_SYNTH=0
VerilogDirsChanged=1
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NoTchkMsg=0
NoTimingChecks=0
HESPrepare=0
EnableXtrace=0
SplitNetVectors=0
StackMemorySize=32
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ReportAssertionsActivations=0
TrackAssertionFailures=1
ReportAssertionsFailures=1
AssertionFailureLimit=0
AssertionFailureAction=Continue
TrackAssertionPasses=1
ReportAssertionPasses=0
AssertionPassLimit=0
ReportUnfinishedAssertions=1
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CoverAction=Continue
ReportDroppedCoverEvaluations=0
ReportActivatedCoverEvaluations=0
fileopeninsrc=1
fileopenfolder=E:\prog\ds_dma_project\sp605_lx45t_wishbone

[LocalVerilogSets]
EnableSLP=1
EnableDebug=1
VerilogLanguage=4
Strict=0
Strict2001=
SystemVerilog3=
StrictLRMMode=
VerilogNoSpecify=0
WarningPrnLevel=1
ErrorOutputLimit=0
OptimizationLevel=2
ProtectLevel=0
AdditionalOptions=
MonitoringOfEventsUDP=0
DisablePulseError=0
HasInitialRegsValue=0
InitialRegsValue=X
PriorityLibNames=ovi_unisim;ovi_xilinxcorelib;ovi_unimacro;

[LocalVhdlSets]
CompileWithDebug=1

[$LibMap$]
sp605_lx45t_wishbone=.
Active_lib=VIRTEX5
xilinxun=VIRTEX5
UnlinkedDesignLibrary=VIRTEX5
DESIGNS=VIRTEX5

[IMPLEMENTATION]
UCF=
FLOW_STEPS_RESET=0

[IMPLEMENTATION_XILINX12]
impl_opt(dont_run_translate)=0
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impl_opt(dont_run_place)=0
impl_opt(dont_run_trace)=0
impl_opt(dont_run_simulation)=0
impl_opt(dont_run_fit)=0
impl_opt(dont_run_bitgen)=1

[HierarchyViewer]
SortInfo=u
HierarchyInformation=cl_s6pcie_m2|rtl|0 stend_sp605_wishbone|stend_sp605_wishbone|0 
ShowHide=ShowTopLevel
Selected=

[DefineMacro]
Global=

[Verilog Library]
ovi_unimacro=
ovi_unisim=
ovi_xilinxcorelib=

[Folders]
Name3=Makefiles
Directory3=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\
Extension3=mak
Name4=Memory
Directory4=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\src
Extension4=mem;mif;hex
Name5=Dll Libraries
Directory5=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\
Extension5=dll
Name6=PDF
Directory6=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\
Extension6=pdf
Name7=HTML
Directory7=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\
Extension7=

[Groups]
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top=1
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[Files]
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[Files.Data]
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.\src\pcie_src\components\coregen\ctrl_fifo64x34fw.ngc=External File
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.\src\wishbone\doc\block_test_generate.htm=HTML Document
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