OpenCores
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                        </ipxact:view>

             <ipxact:view>
              <ipxact:name>verilog</ipxact:name>              
              <ipxact:vendorExtensions>
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                                   ipxact:version="verilog"/> 
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              </ipxact:view>



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              </ipxact:view>


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                     <ipxact:fileSetRef>
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              </ipxact:view>

             <ipxact:view>
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              <ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
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<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
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        <ipxact:logicalName></ipxact:logicalName>
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      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
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        <ipxact:logicalName>dest_dir</ipxact:logicalName>
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