Subversion Repositories bustap-jtag

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2014 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor     : Xilinx
// \   \   \/     Version    : 14.3
//  \   \         Application: Xilinx CORE Generator
//  /   /         Filename   : chipscope_vio_trig.v
// /___/   /\     Timestamp  : Fri Feb 07 14:57:09 中国标准时间 2014
// \   \  /  \
//  \___\/\___\
//
// Design Name: Verilog Synthesis Wrapper
///////////////////////////////////////////////////////////////////////////////
// This wrapper is used to integrate with Project Navigator and PlanAhead
 
`timescale 1ns/1ps
 
module chipscope_vio_trig(
    CONTROL,
    CLK,
    SYNC_OUT) /* synthesis syn_black_box syn_noprune=1 */;
 
 
inout [35 : 0] CONTROL;
input CLK;
output [81 : 0] SYNC_OUT;
 
endmodule