Subversion Repositories socgen

<?xml version="1.0" encoding="UTF-8"?>
<!--
//                                                                        //
// Author : John Eaton  Ouabache Designworks                              //
//                                                                        //
//   Copyright (C) 2010 Authors and OPENCORES.ORG                         //
//                                                                        //
//   This source file may be used and distributed without                 //
//   restriction provided that this copyright statement is not            //
//   removed from the file and that any derivative work contains          //
//   the original copyright notice and the associated disclaimer.         //
//                                                                        //
//   This source file is free software; you can redistribute it           //
//   and/or modify it under the terms of the GNU Lesser General           //
//   Public License as published by the Free Software Foundation;         //
//   either version 2.1 of the License, or (at your option) any           //
//   later version.                                                       //
//                                                                        //
//   This source is distributed in the hope that it will be               //
//   useful, but WITHOUT ANY WARRANTY; without even the implied           //
//   warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR              //
//   PURPOSE. See the GNU Lesser General Public License for more          //
//   details.                                                             //
//                                                                        //
//   You should have received a copy of the GNU Lesser General            //
//   Public License along with this source; if not, download it           //
//   from http://www.opencores.org/lgpl.shtml                             //
//                                                                        //
-->
<ipxact:component 
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">

<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>cpu1_i</ipxact:version>    





<ipxact:busInterfaces>

 <ipxact:busInterface><ipxact:name>cpu1_clk</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>
  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
  <ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>
    <ipxact:portMaps>
      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>cpu1_clk_i</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>
    </ipxact:portMaps>
                </ipxact:abstractionType>
      </ipxact:abstractionTypes>
  <ipxact:slave/>

 </ipxact:busInterface>




 <ipxact:busInterface><ipxact:name>cpu1_reset</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="reset" version="def"/>
  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
  <ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="reset" version="rtl"/>
    <ipxact:portMaps>
      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>reset</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>cpu1_rst_o</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>
    </ipxact:portMaps>  
        </ipxact:abstractionType>
      </ipxact:abstractionTypes>
  <ipxact:master/>
 </ipxact:busInterface>




<ipxact:busInterface><ipxact:name>cpu1_debug</ipxact:name>
  <ipxact:busType vendor="opencores.org" library="Busdefs" name="ot1k" version="def"/>
  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="or1k" version="dbg_rtl"/>
    <ipxact:portMaps>

        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>addr</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>cpu1_addr_o</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>cpu1_data_o</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>rdata</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>cpu1_data_i</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>




      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>stall</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>cpu1_stall_o</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>



      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>bp</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>cpu1_bp_i</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>


      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>stb</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>cpu1_stb_o</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>


      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>we</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>cpu1_we_o</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>


      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>ack</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>cpu1_ack_i</ipxact:name></ipxact:physicalPort>
      </ipxact:portMap>


    </ipxact:portMaps>
        
        </ipxact:abstractionType>
      </ipxact:abstractionTypes>


  

  <ipxact:master/>

 </ipxact:busInterface>






</ipxact:busInterfaces>















<ipxact:model>
       <ipxact:views>



      </ipxact:views>




<ipxact:ports>



</ipxact:ports>



</ipxact:model>












</ipxact:component>