Subversion Repositories socgen

<?xml version="1.0" encoding="UTF-8"?>
<!--
//                                                                        //
// Author : John Eaton  Ouabache Designworks                              //
//                                                                        //
//   Copyright (C) 2010 Authors and OPENCORES.ORG                         //
//                                                                        //
//   This source file may be used and distributed without                 //
//   restriction provided that this copyright statement is not            //
//   removed from the file and that any derivative work contains          //
//   the original copyright notice and the associated disclaimer.         //
//                                                                        //
//   This source file is free software; you can redistribute it           //
//   and/or modify it under the terms of the GNU Lesser General           //
//   Public License as published by the Free Software Foundation;         //
//   either version 2.1 of the License, or (at your option) any           //
//   later version.                                                       //
//                                                                        //
//   This source is distributed in the hope that it will be               //
//   useful, but WITHOUT ANY WARRANTY; without even the implied           //
//   warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR              //
//   PURPOSE. See the GNU Lesser General Public License for more          //
//   details.                                                             //
//                                                                        //
//   You should have received a copy of the GNU Lesser General            //
//   Public License along with this source; if not, download it           //
//   from http://www.opencores.org/lgpl.shtml                             //
//                                                                        //
-->
<ipxact:component 
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">

<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>jfifo</ipxact:version>    










<ipxact:componentGenerators>




<ipxact:componentGenerator>
  <ipxact:name>gen_verilog</ipxact:name>
  <ipxact:phase>104.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
    <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>destination</ipxact:name>
      <ipxact:value>fifo</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>
</ipxact:componentGenerator>









</ipxact:componentGenerators>





<ipxact:fileSets>



   <ipxact:fileSet>
      <ipxact:name>fs-sim</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/jfifo_defines.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/adbg_jfifo.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>crc32</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>jfifo_biu</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_jfifo_biu.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>jfifo_module</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_jfifo_module.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName>bytefifo</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>syncflop</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>syncreg</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


   </ipxact:fileSet>







   <ipxact:fileSet>
      <ipxact:name>fs-syn</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/SYNTHESIS</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/jfifo_defines.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/adbg_jfifo.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>crc32</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>jfifo_biu</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_jfifo_biu.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>jfifo_module</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_jfifo_module.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


      <ipxact:file>
        <ipxact:logicalName>bytefifo</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>syncflop</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>syncreg</ipxact:logicalName>
        <ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType>
        <ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>


   </ipxact:fileSet>











  </ipxact:fileSets>





<ipxact:model>
       <ipxact:views>


              <ipxact:view>
              <ipxact:name>jtag</ipxact:name>              
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="adv_debug_sys" 
                                   ipxact:name="adv_dbg_if" 
                                   ipxact:version="jtag_i"/> 
              </ipxact:vendorExtensions>
              </ipxact:view>



              <ipxact:view>
              <ipxact:name>jfifo</ipxact:name>              
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="adv_debug_sys" 
                                   ipxact:name="adv_dbg_if" 
                                   ipxact:version="jfifo_i"/> 
              </ipxact:vendorExtensions>
              </ipxact:view>







              <ipxact:view>
              <ipxact:name>verilog</ipxact:name>              
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="verilog"/> 
              </ipxact:vendorExtensions>
              </ipxact:view>






              <ipxact:view>
              <ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-sim</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>


              <ipxact:view>
              <ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-syn</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>



              <ipxact:view>
              <ipxact:name>doc</ipxact:name>
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="documentation"/> 
              </ipxact:vendorExtensions>
              <ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              </ipxact:view>



      </ipxact:views>




<ipxact:ports>


<ipxact:port>
<ipxact:name>jsp_data_out</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>


<ipxact:port>
<ipxact:name>biu_wr_strobe</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>




</ipxact:ports>



</ipxact:model>












</ipxact:component>