Subversion Repositories socgen

<?xml version="1.0" encoding="UTF-8"?>
<!--
//                                                                        //
// Author : John Eaton  Ouabache Designworks                              //
//                                                                        //
//   Copyright (C) 2010 Authors and OPENCORES.ORG                         //
//                                                                        //
//   This source file may be used and distributed without                 //
//   restriction provided that this copyright statement is not            //
//   removed from the file and that any derivative work contains          //
//   the original copyright notice and the associated disclaimer.         //
//                                                                        //
//   This source file is free software; you can redistribute it           //
//   and/or modify it under the terms of the GNU Lesser General           //
//   Public License as published by the Free Software Foundation;         //
//   either version 2.1 of the License, or (at your option) any           //
//   later version.                                                       //
//                                                                        //
//   This source is distributed in the hope that it will be               //
//   useful, but WITHOUT ANY WARRANTY; without even the implied           //
//   warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR              //
//   PURPOSE. See the GNU Lesser General Public License for more          //
//   details.                                                             //
//                                                                        //
//   You should have received a copy of the GNU Lesser General            //
//   Public License along with this source; if not, download it           //
//   from http://www.opencores.org/lgpl.shtml                             //
//                                                                        //
-->
<ipxact:component 
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">

<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>jtag_i</ipxact:version>    





<ipxact:busInterfaces>

 <ipxact:busInterface><ipxact:name>jtag</ipxact:name>
 <ipxact:busType vendor="opencores.org" library="cde" name="jtag" version="rpc"/>
  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
 <ipxact:abstractionRef vendor="opencores.org" library="cde" name="jtag" version="rpc_rtl"/>
    <ipxact:portMaps>

      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>test_logic_reset</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>rst_i</ipxact:name>
        <ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
        </ipxact:physicalPort>
      </ipxact:portMap>

      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>capture_dr</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort>
        <ipxact:name>capture_dr_i</ipxact:name>
        <ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
        </ipxact:physicalPort>
      </ipxact:portMap>

      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>shift_dr</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort>
        <ipxact:name>shift_dr_i</ipxact:name>
        <ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
        </ipxact:physicalPort>
      </ipxact:portMap>


      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>update_dr</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort>
        <ipxact:name>update_dr_i</ipxact:name>
        <ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
        </ipxact:physicalPort>
      </ipxact:portMap>


      <ipxact:portMap>
        <ipxact:logicalPort><ipxact:name>tdi</ipxact:name></ipxact:logicalPort>
        <ipxact:physicalPort><ipxact:name>tdi_i</ipxact:name>
       <ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
      </ipxact:physicalPort>
      </ipxact:portMap>

      <ipxact:portMap>
      <ipxact:logicalPort><ipxact:name>tdo</ipxact:name>
      </ipxact:logicalPort>
      <ipxact:physicalPort><ipxact:name>tdo_o</ipxact:name>
      <ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
      </ipxact:physicalPort>
      </ipxact:portMap>

      <ipxact:portMap>
      <ipxact:logicalPort><ipxact:name>select</ipxact:name>
      </ipxact:logicalPort>
      <ipxact:physicalPort><ipxact:name>debug_select_i</ipxact:name>
      </ipxact:physicalPort>
      </ipxact:portMap>

      <ipxact:portMap>
      <ipxact:logicalPort><ipxact:name>clk</ipxact:name>
      </ipxact:logicalPort>
      <ipxact:physicalPort><ipxact:name>tck_i</ipxact:name>
      </ipxact:physicalPort>
      </ipxact:portMap>

    </ipxact:portMaps>
        
        </ipxact:abstractionType>
      </ipxact:abstractionTypes>

 

  <ipxact:slave/>

 </ipxact:busInterface>






</ipxact:busInterfaces>










<ipxact:model>
       <ipxact:views>




      </ipxact:views>




<ipxact:ports>




</ipxact:ports>



</ipxact:model>












</ipxact:component>