OpenCores
URL https://opencores.org/ocsvn/socgen/socgen/trunk

Subversion Repositories socgen

[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [wishbone/] [ip/] [wb_model/] [rtl/] [xml/] [wb_model_master.xml] - Rev 135

Compare with Previous | Blame | View Log 

<?xml version="1.0" encoding="UTF-8"?>
<!--
//                                                                        //
// Author : John Eaton  Ouabache Designworks                              //
//                                                                        //
//   Copyright (C) 2010 Authors and OPENCORES.ORG                         //
//                                                                        //
//   This source file may be used and distributed without                 //
//   restriction provided that this copyright statement is not            //
//   removed from the file and that any derivative work contains          //
//   the original copyright notice and the associated disclaimer.         //
//                                                                        //
//   This source file is free software; you can redistribute it           //
//   and/or modify it under the terms of the GNU Lesser General           //
//   Public License as published by the Free Software Foundation;         //
//   either version 2.1 of the License, or (at your option) any           //
//   later version.                                                       //
//                                                                        //
//   This source is distributed in the hope that it will be               //
//   useful, but WITHOUT ANY WARRANTY; without even the implied           //
//   warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR              //
//   PURPOSE. See the GNU Lesser General Public License for more          //
//   details.                                                             //
//                                                                        //
//   You should have received a copy of the GNU Lesser General            //
//   Public License along with this source; if not, download it           //
//   from http://www.opencores.org/lgpl.shtml                             //
//                                                                        //
-->
<ipxact:component 
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">

<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>wishbone</ipxact:library>
<ipxact:name>wb_model</ipxact:name>
<ipxact:version>master</ipxact:version>    



<ipxact:busInterfaces>


<ipxact:busInterface><ipxact:name>wb</ipxact:name>
   <ipxact:busType vendor="opencores.org" library="wishbone" name="wishbone" version="def"/>
  <ipxact:abstractionTypes>
      <ipxact:abstractionType>
   <ipxact:abstractionRef vendor="opencores.org" library="wishbone" name="wishbone" version="rtl"/>

     <ipxact:portMaps>

        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>adr</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>adr</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>wb_addr_width-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>dout</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>wb_data_width-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>rdata</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>din</ipxact:name>
           <ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>wb_data_width-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>sel</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>sel</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>ack</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>ack</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>cyc</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>cyc</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>



        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>stb</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>stb</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>


        <ipxact:portMap>
         <ipxact:logicalPort><ipxact:name>we</ipxact:name>
         </ipxact:logicalPort>
         <ipxact:physicalPort><ipxact:name>we</ipxact:name>
         </ipxact:physicalPort>
       </ipxact:portMap>







     </ipxact:portMaps>

        
        </ipxact:abstractionType>
      </ipxact:abstractionTypes>
   <ipxact:master/>

</ipxact:busInterface>

</ipxact:busInterfaces>






<ipxact:componentGenerators>

<ipxact:componentGenerator>
  <ipxact:name>gen_verilogLib_sim</ipxact:name>
  <ipxact:phase>105.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilogLib</ipxact:generatorExe>
    <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>dest_dir</ipxact:name>
      <ipxact:value>../views</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>  
    <ipxact:parameter> 
      <ipxact:name>view</ipxact:name>
      <ipxact:value>sim</ipxact:value>
    </ipxact:parameter>
</ipxact:componentGenerator>


<ipxact:componentGenerator>
  <ipxact:name>gen_verilogLib_syn</ipxact:name>
  <ipxact:phase>105.0</ipxact:phase>
  <ipxact:apiType>none</ipxact:apiType>
  <ipxact:vendorExtensions><socgen:envIdentifier>:*Synthesis:*</socgen:envIdentifier></ipxact:vendorExtensions>
  <ipxact:generatorExe>tools/verilog/gen_verilogLib</ipxact:generatorExe>
    <ipxact:parameters>
    <ipxact:parameter> 
      <ipxact:name>dest_dir</ipxact:name>
      <ipxact:value>../views</ipxact:value>
    </ipxact:parameter>
  </ipxact:parameters>  
    <ipxact:parameter> 
      <ipxact:name>view</ipxact:name>
      <ipxact:value>syn</ipxact:value>
    </ipxact:parameter>
</ipxact:componentGenerator>




</ipxact:componentGenerators>





<ipxact:model>    


                <ipxact:instantiations>
                        <ipxact:componentInstantiation>
                                <ipxact:name>verilog</ipxact:name>
                                <ipxact:language>verilog</ipxact:language>
                                <ipxact:moduleName>wb_model_master</ipxact:moduleName>
                                <ipxact:moduleParameters>
                                        <ipxact:moduleParameter parameterId="awidth" usageCount="1" usageType="nontyped">
                                                <ipxact:name>awidth</ipxact:name>
                                                <ipxact:value>32</ipxact:value>
                                        </ipxact:moduleParameter>
                                        <ipxact:moduleParameter parameterId="dwidth" usageCount="2" usageType="nontyped">
                                                <ipxact:name>dwidth</ipxact:name>
                                                <ipxact:value>32</ipxact:value>
                                        </ipxact:moduleParameter>
                                </ipxact:moduleParameters>
                                <ipxact:fileSetRef>
                                        <ipxact:localName>fs-sim</ipxact:localName>
                                </ipxact:fileSetRef>
                        </ipxact:componentInstantiation>
                </ipxact:instantiations>



  <ipxact:views>


        <ipxact:view>
        <ipxact:name>rtl</ipxact:name>
        <ipxact:envIdentifier>verilog:Kactus2:</ipxact:envIdentifier>
        <ipxact:componentInstantiationRef>verilog</ipxact:componentInstantiationRef>
        </ipxact:view>
    

              <ipxact:view>
              <ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
              
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-sim</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>

              <ipxact:view>
              <ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
              
              <ipxact:language>Verilog</ipxact:language>
              <ipxact:modelName></ipxact:modelName>
                     <ipxact:fileSetRef>
                            <ipxact:localName>fs-syn</ipxact:localName>
                     </ipxact:fileSetRef>
              </ipxact:view>


              <ipxact:view>
              <ipxact:name>doc</ipxact:name>
              <ipxact:vendorExtensions>
              <ipxact:componentRef ipxact:vendor="opencores.org" 
                                   ipxact:library="Testbench" 
                                   ipxact:name="toolflow" 
                                   ipxact:version="documentation"/> 
              </ipxact:vendorExtensions>
              <ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
              <ipxact:language>Verilog</ipxact:language>
              </ipxact:view>

      </ipxact:views>



<ipxact:modelParameters>
<ipxact:modelParameter><ipxact:name>dwidth</ipxact:name><ipxact:value>32</ipxact:value></ipxact:modelParameter>
<ipxact:modelParameter><ipxact:name>awidth</ipxact:name><ipxact:value>32</ipxact:value></ipxact:modelParameter>
</ipxact:modelParameters>

<ipxact:ports>

<ipxact:port><ipxact:name>clk</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>reset</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>adr</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction>
<ipxact:vectors><ipxact:vector><ipxact:left>awidth-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>dout</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction>
<ipxact:vectors><ipxact:vector><ipxact:left>dwidth</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>cyc</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>stb</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>we</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>sel</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>out</ipxact:direction>
<ipxact:vectors><ipxact:vector><ipxact:left>dwidth/8-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>din</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction>
<ipxact:vectors><ipxact:vector><ipxact:left>dwidth-1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>


<ipxact:port><ipxact:name>ack</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>err</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>

<ipxact:port><ipxact:name>rty</ipxact:name>
<ipxact:wire><ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:direction>in</ipxact:direction></ipxact:wire>
</ipxact:port>


</ipxact:ports>

</ipxact:model>    



  <ipxact:fileSets>


    <ipxact:fileSet>
      <ipxact:name>fs-sim</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/copyright.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/top.sim</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

    </ipxact:fileSet>

    <ipxact:fileSet>
      <ipxact:name>fs-syn</ipxact:name>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/copyright.v</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName></ipxact:logicalName>
        <ipxact:name>../verilog/top.syn</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType>
      </ipxact:file>

      <ipxact:file>
        <ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/syn/</ipxact:name>
        <ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType>
      </ipxact:file>


    </ipxact:fileSet>


  </ipxact:fileSets>









</ipxact:component>

Compare with Previous | Blame | View Log

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.