| 1 |
3 |
olegodints |
`timescale 1ns / 1ps
|
| 2 |
|
|
//////////////////////////////////////////////////////////////////////////////////
|
| 3 |
|
|
// Company: BMSTU
|
| 4 |
|
|
// Engineer: Odintsov Oleg
|
| 5 |
|
|
//
|
| 6 |
|
|
// Create Date: 11:15:41 02/24/2012
|
| 7 |
|
|
// Design Name:
|
| 8 |
|
|
// Module Name: ag_ram
|
| 9 |
|
|
// Project Name: Agat Hardware Project
|
| 10 |
|
|
// Target Devices:
|
| 11 |
|
|
// Tool versions:
|
| 12 |
|
|
// Description:
|
| 13 |
|
|
//
|
| 14 |
|
|
// Dependencies:
|
| 15 |
|
|
//
|
| 16 |
|
|
// Revision:
|
| 17 |
|
|
// Revision 0.01 - File Created
|
| 18 |
|
|
// Additional Comments:
|
| 19 |
|
|
//
|
| 20 |
|
|
//////////////////////////////////////////////////////////////////////////////////
|
| 21 |
|
|
|
| 22 |
|
|
// Enable the following define to use synchronous memory instead of
|
| 23 |
|
|
// asynchronous (which has been used in real Agats).
|
| 24 |
|
|
// The use of the synchronous memory will improve hardware design on FPGA
|
| 25 |
|
|
`define AG_RAM_SYNCHRONOUS
|
| 26 |
|
|
|
| 27 |
|
|
|
| 28 |
|
|
`ifdef AG_RAM_SYNCHRONOUS
|
| 29 |
|
|
|
| 30 |
|
|
module RAM16Kx1(input CLK1, input[13:0] AB1, input CS1, input READ,
|
| 31 |
|
|
output DO1, input DI1,
|
| 32 |
|
|
input CLK2, input[13:0] AB2, input CS2, output DO2);
|
| 33 |
|
|
parameter
|
| 34 |
|
|
D_00 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 35 |
|
|
D_01 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 36 |
|
|
D_02 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 37 |
|
|
D_03 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 38 |
|
|
D_04 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 39 |
|
|
D_05 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 40 |
|
|
D_06 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 41 |
|
|
D_07 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 42 |
|
|
D_08 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 43 |
|
|
D_09 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 44 |
|
|
D_0A = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 45 |
|
|
D_0B = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 46 |
|
|
D_0C = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 47 |
|
|
D_0D = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 48 |
|
|
D_0E = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 49 |
|
|
D_0F = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 50 |
|
|
// Address 4096 to 8191
|
| 51 |
|
|
D_10 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 52 |
|
|
D_11 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 53 |
|
|
D_12 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 54 |
|
|
D_13 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 55 |
|
|
D_14 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 56 |
|
|
D_15 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 57 |
|
|
D_16 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 58 |
|
|
D_17 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 59 |
|
|
D_18 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 60 |
|
|
D_19 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 61 |
|
|
D_1A = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 62 |
|
|
D_1B = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 63 |
|
|
D_1C = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 64 |
|
|
D_1D = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 65 |
|
|
D_1E = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 66 |
|
|
D_1F = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 67 |
|
|
// Address 8192 to 12287
|
| 68 |
|
|
D_20 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 69 |
|
|
D_21 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 70 |
|
|
D_22 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 71 |
|
|
D_23 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 72 |
|
|
D_24 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 73 |
|
|
D_25 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 74 |
|
|
D_26 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 75 |
|
|
D_27 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 76 |
|
|
D_28 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 77 |
|
|
D_29 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 78 |
|
|
D_2A = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 79 |
|
|
D_2B = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 80 |
|
|
D_2C = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 81 |
|
|
D_2D = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 82 |
|
|
D_2E = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 83 |
|
|
D_2F = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 84 |
|
|
// Address 12288 to 16383
|
| 85 |
|
|
D_30 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 86 |
|
|
D_31 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 87 |
|
|
D_32 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 88 |
|
|
D_33 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 89 |
|
|
D_34 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 90 |
|
|
D_35 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 91 |
|
|
D_36 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 92 |
|
|
D_37 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 93 |
|
|
D_38 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 94 |
|
|
D_39 = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 95 |
|
|
D_3A = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 96 |
|
|
D_3B = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 97 |
|
|
D_3C = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 98 |
|
|
D_3D = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 99 |
|
|
D_3E = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC,
|
| 100 |
|
|
D_3F = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC;
|
| 101 |
|
|
|
| 102 |
|
|
wire DO1x, DO2x;
|
| 103 |
|
|
assign DO1 = CS1? DO1x: 1'bZ;
|
| 104 |
|
|
assign DO2 = CS2? DO2x: 1'bZ;
|
| 105 |
|
|
// RAMB16_S1_S1: 16k x 1 Dual-Port RAM
|
| 106 |
|
|
// Spartan-3E
|
| 107 |
|
|
// Xilinx HDL Language Template, version 13.3
|
| 108 |
|
|
|
| 109 |
|
|
RAMB16_S1_S1 #(
|
| 110 |
|
|
.INIT_A(1'b0), // Value of output RAM registers on Port A at startup
|
| 111 |
|
|
.INIT_B(1'b0), // Value of output RAM registers on Port B at startup
|
| 112 |
|
|
.SRVAL_A(1'b0), // Port A output value upon SSR assertion
|
| 113 |
|
|
.SRVAL_B(1'b0), // Port B output value upon SSR assertion
|
| 114 |
|
|
.WRITE_MODE_A("WRITE_FIRST"), // WRITE_FIRST, READ_FIRST or NO_CHANGE
|
| 115 |
|
|
.WRITE_MODE_B("WRITE_FIRST"), // WRITE_FIRST, READ_FIRST or NO_CHANGE
|
| 116 |
|
|
.SIM_COLLISION_CHECK("ALL"), // "NONE", "WARNING_ONLY", "GENERATE_X_ONLY", "ALL"
|
| 117 |
|
|
|
| 118 |
|
|
// The following INIT_xx declarations specify the initial contents of the RAM
|
| 119 |
|
|
// Address 0 to 4095
|
| 120 |
|
|
.INIT_00(D_00), .INIT_01(D_01), .INIT_02(D_02), .INIT_03(D_03),
|
| 121 |
|
|
.INIT_04(D_04), .INIT_05(D_05), .INIT_06(D_06), .INIT_07(D_07),
|
| 122 |
|
|
.INIT_08(D_08), .INIT_09(D_09), .INIT_0A(D_0A), .INIT_0B(D_0B),
|
| 123 |
|
|
.INIT_0C(D_0C), .INIT_0D(D_0D), .INIT_0E(D_0E), .INIT_0F(D_0F),
|
| 124 |
|
|
// Address 4096 to 8191
|
| 125 |
|
|
.INIT_10(D_10), .INIT_11(D_11), .INIT_12(D_12), .INIT_13(D_13),
|
| 126 |
|
|
.INIT_14(D_14), .INIT_15(D_15), .INIT_16(D_16), .INIT_17(D_17),
|
| 127 |
|
|
.INIT_18(D_18), .INIT_19(D_19), .INIT_1A(D_1A), .INIT_1B(D_1B),
|
| 128 |
|
|
.INIT_1C(D_1C), .INIT_1D(D_1D), .INIT_1E(D_1E), .INIT_1F(D_1F),
|
| 129 |
|
|
// Address 8192 to 12287
|
| 130 |
|
|
.INIT_20(D_20), .INIT_21(D_21), .INIT_22(D_22), .INIT_23(D_23),
|
| 131 |
|
|
.INIT_24(D_24), .INIT_25(D_25), .INIT_26(D_26), .INIT_27(D_27),
|
| 132 |
|
|
.INIT_28(D_28), .INIT_29(D_29), .INIT_2A(D_2A), .INIT_2B(D_2B),
|
| 133 |
|
|
.INIT_2C(D_2C), .INIT_2D(D_2D), .INIT_2E(D_2E), .INIT_2F(D_2F),
|
| 134 |
|
|
// Address 12288 to 16383
|
| 135 |
|
|
.INIT_30(D_30), .INIT_31(D_31), .INIT_32(D_32), .INIT_33(D_33),
|
| 136 |
|
|
.INIT_34(D_34), .INIT_35(D_35), .INIT_36(D_36), .INIT_37(D_37),
|
| 137 |
|
|
.INIT_38(D_38), .INIT_39(D_39), .INIT_3A(D_3A), .INIT_3B(D_3B),
|
| 138 |
|
|
.INIT_3C(D_3C), .INIT_3D(D_3D), .INIT_3E(D_3E), .INIT_3F(D_3F)
|
| 139 |
|
|
) RAMB16_S1_S1_inst (
|
| 140 |
|
|
.DOA(DO1x), // Port A 1-bit Data Output
|
| 141 |
|
|
.DOB(DO2x), // Port B 1-bit Data Output
|
| 142 |
|
|
.ADDRA(AB1), // Port A 14-bit Address Input
|
| 143 |
|
|
.ADDRB(AB2), // Port B 14-bit Address Input
|
| 144 |
|
|
.CLKA(CLK1), // Port A Clock
|
| 145 |
|
|
.CLKB(CLK2), // Port B Clock
|
| 146 |
|
|
.DIA(DI1), // Port A 1-bit Data Input
|
| 147 |
|
|
.DIB(1'bZ), // Port B 1-bit Data Input
|
| 148 |
|
|
.ENA(CS1), // Port A RAM Enable Input
|
| 149 |
|
|
.ENB(CS2), // Port B RAM Enable Input
|
| 150 |
|
|
.SSRA(1'b0), // Port A Synchronous Set/Reset Input
|
| 151 |
|
|
.SSRB(1'b0), // Port B Synchronous Set/Reset Input
|
| 152 |
|
|
.WEA(~READ), // Port A Write Enable Input
|
| 153 |
|
|
.WEB(1'b0) // Port B Write Enable Input
|
| 154 |
|
|
);
|
| 155 |
|
|
endmodule
|
| 156 |
|
|
|
| 157 |
|
|
|
| 158 |
|
|
`else
|
| 159 |
|
|
|
| 160 |
|
|
|
| 161 |
|
|
module RAM1Kx1(input CLK1, input[9:0] AB1, input CS1, input READ,
|
| 162 |
|
|
output DO1, input DI1,
|
| 163 |
|
|
input CLK2, input[9:0] AB2, input CS2, output DO2);
|
| 164 |
|
|
parameter FILL = 256'h33333333333333333333333333333333CCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC;
|
| 165 |
|
|
reg mem[0:'h3FF];
|
| 166 |
|
|
integer i;
|
| 167 |
|
|
|
| 168 |
|
|
initial
|
| 169 |
|
|
for (i = 0; i < 'h400; i = i + 1)
|
| 170 |
|
|
mem[i] = (FILL&(256'b01<<(i&'hFF)))?1'b1:1'b0;
|
| 171 |
|
|
|
| 172 |
|
|
assign DO1 = (CS1 && READ)? mem[AB1]: 1'bZ;
|
| 173 |
|
|
assign DO2 = CS2? mem[AB2]: 1'bZ;
|
| 174 |
|
|
always @(posedge CLK1) if (CS1 && !READ) mem[AB1] <= DI1;
|
| 175 |
|
|
endmodule
|
| 176 |
|
|
|
| 177 |
|
|
|
| 178 |
|
|
|
| 179 |
|
|
module RAM16Kx1(input CLK1, input[13:0] AB1, input CS1, input READ,
|
| 180 |
|
|
output DO1, input DI1,
|
| 181 |
|
|
input CLK2, input[13:0] AB2, input CS2, output DO2);
|
| 182 |
|
|
wire[3:0] SEL1 = AB1[13:10];
|
| 183 |
|
|
wire[3:0] SEL2 = AB2[13:10];
|
| 184 |
|
|
|
| 185 |
|
|
RAM1Kx1 ram0(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h0), READ, DO1, DI1,
|
| 186 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h0), DO2);
|
| 187 |
|
|
RAM1Kx1 ram1(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h1), READ, DO1, DI1,
|
| 188 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h1), DO2);
|
| 189 |
|
|
RAM1Kx1 ram2(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h2), READ, DO1, DI1,
|
| 190 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h2), DO2);
|
| 191 |
|
|
RAM1Kx1 ram3(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h3), READ, DO1, DI1,
|
| 192 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h3), DO2);
|
| 193 |
|
|
RAM1Kx1 ram4(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h4), READ, DO1, DI1,
|
| 194 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h4), DO2);
|
| 195 |
|
|
RAM1Kx1 ram5(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h5), READ, DO1, DI1,
|
| 196 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h5), DO2);
|
| 197 |
|
|
RAM1Kx1 ram6(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h6), READ, DO1, DI1,
|
| 198 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h6), DO2);
|
| 199 |
|
|
RAM1Kx1 ram7(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h7), READ, DO1, DI1,
|
| 200 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h7), DO2);
|
| 201 |
|
|
RAM1Kx1 ram8(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h8), READ, DO1, DI1,
|
| 202 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h8), DO2);
|
| 203 |
|
|
RAM1Kx1 ram9(CLK1, AB1[9:0], CS1 && (SEL1 == 4'h9), READ, DO1, DI1,
|
| 204 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'h9), DO2);
|
| 205 |
|
|
RAM1Kx1 ramA(CLK1, AB1[9:0], CS1 && (SEL1 == 4'hA), READ, DO1, DI1,
|
| 206 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'hA), DO2);
|
| 207 |
|
|
RAM1Kx1 ramB(CLK1, AB1[9:0], CS1 && (SEL1 == 4'hB), READ, DO1, DI1,
|
| 208 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'hB), DO2);
|
| 209 |
|
|
RAM1Kx1 ramC(CLK1, AB1[9:0], CS1 && (SEL1 == 4'hC), READ, DO1, DI1,
|
| 210 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'hC), DO2);
|
| 211 |
|
|
RAM1Kx1 ramD(CLK1, AB1[9:0], CS1 && (SEL1 == 4'hD), READ, DO1, DI1,
|
| 212 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'hD), DO2);
|
| 213 |
|
|
RAM1Kx1 ramE(CLK1, AB1[9:0], CS1 && (SEL1 == 4'hE), READ, DO1, DI1,
|
| 214 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'hE), DO2);
|
| 215 |
|
|
RAM1Kx1 ramF(CLK1, AB1[9:0], CS1 && (SEL1 == 4'hF), READ, DO1, DI1,
|
| 216 |
|
|
CLK2, AB2[9:0], CS2 && (SEL2 == 4'hF), DO2);
|
| 217 |
|
|
endmodule
|
| 218 |
|
|
|
| 219 |
|
|
`endif // synchronous
|
| 220 |
|
|
|
| 221 |
|
|
|
| 222 |
|
|
/*
|
| 223 |
|
|
Data bus for video controller:
|
| 224 |
|
|
A0=0, DO2: A0=1, DO2:
|
| 225 |
|
|
15 14 13 12 11 10 09 08 07 06 05 04 03 02 01 00
|
| 226 |
|
|
Data bus for processor:
|
| 227 |
|
|
A0=0, DO1/DI1: A0=1, DO1/DI1:
|
| 228 |
|
|
07 06 05 04 03 02 01 00 07 06 05 04 03 02 01 00
|
| 229 |
|
|
*/
|
| 230 |
|
|
module RAM32Kx8x16(input CLK1, input[14:0] AB1, input CS1,
|
| 231 |
|
|
input READ, output[7:0] DO1, input[7:0] DI1,
|
| 232 |
|
|
input CLK2, input[13:0] AB2, input CS2, output[15:0] DO2);
|
| 233 |
|
|
wire[1:0] CSM = {(~AB1[0]) & CS1, AB1[0] & CS1}; // CS for modules
|
| 234 |
|
|
wire[13:0] AB1x = AB1[14:1];
|
| 235 |
|
|
`include "fighter.v"
|
| 236 |
|
|
/* RAM16Kx1 ram0(CLK1, AB1x, CSM[0], READ, DO1[0], DI1[0], CLK2, AB2, CS2, DO2[0]);
|
| 237 |
|
|
RAM16Kx1 ram1(CLK1, AB1x, CSM[0], READ, DO1[1], DI1[1], CLK2, AB2, CS2, DO2[1]);
|
| 238 |
|
|
RAM16Kx1 ram2(CLK1, AB1x, CSM[0], READ, DO1[2], DI1[2], CLK2, AB2, CS2, DO2[2]);
|
| 239 |
|
|
RAM16Kx1 ram3(CLK1, AB1x, CSM[0], READ, DO1[3], DI1[3], CLK2, AB2, CS2, DO2[3]);
|
| 240 |
|
|
RAM16Kx1 ram4(CLK1, AB1x, CSM[0], READ, DO1[4], DI1[4], CLK2, AB2, CS2, DO2[4]);
|
| 241 |
|
|
RAM16Kx1 ram5(CLK1, AB1x, CSM[0], READ, DO1[5], DI1[5], CLK2, AB2, CS2, DO2[5]);
|
| 242 |
|
|
RAM16Kx1 ram6(CLK1, AB1x, CSM[0], READ, DO1[6], DI1[6], CLK2, AB2, CS2, DO2[6]);
|
| 243 |
|
|
RAM16Kx1 ram7(CLK1, AB1x, CSM[0], READ, DO1[7], DI1[7], CLK2, AB2, CS2, DO2[7]);
|
| 244 |
|
|
|
| 245 |
|
|
RAM16Kx1 ram8(CLK1, AB1x, CSM[1], READ, DO1[0], DI1[0], CLK2, AB2, CS2, DO2[8]);
|
| 246 |
|
|
RAM16Kx1 ram9(CLK1, AB1x, CSM[1], READ, DO1[1], DI1[1], CLK2, AB2, CS2, DO2[9]);
|
| 247 |
|
|
RAM16Kx1 ramA(CLK1, AB1x, CSM[1], READ, DO1[2], DI1[2], CLK2, AB2, CS2, DO2[10]);
|
| 248 |
|
|
RAM16Kx1 ramB(CLK1, AB1x, CSM[1], READ, DO1[3], DI1[3], CLK2, AB2, CS2, DO2[11]);
|
| 249 |
|
|
RAM16Kx1 ramC(CLK1, AB1x, CSM[1], READ, DO1[4], DI1[4], CLK2, AB2, CS2, DO2[12]);
|
| 250 |
|
|
RAM16Kx1 ramD(CLK1, AB1x, CSM[1], READ, DO1[5], DI1[5], CLK2, AB2, CS2, DO2[13]);
|
| 251 |
|
|
RAM16Kx1 ramE(CLK1, AB1x, CSM[1], READ, DO1[6], DI1[6], CLK2, AB2, CS2, DO2[14]);
|
| 252 |
|
|
RAM16Kx1 ramF(CLK1, AB1x, CSM[1], READ, DO1[7], DI1[7], CLK2, AB2, CS2, DO2[15]);*/
|
| 253 |
|
|
endmodule
|
