OpenCores
URL https://opencores.org/ocsvn/amber/amber/trunk

Subversion Repositories amber

[/] [amber/] [trunk/] [hw/] [vlog/] [lib/] [xs6_sram_4096x32_byte_en.v] - Blame information for rev 61

Details | Compare with Previous | View Log

Line No. Rev Author Line
1 61 csantifort 
//////////////////////////////////////////////////////////////////
2 
//                                                              //
3 
//  Wrapper for Xilinx Spartan-6 RAM Block                      //
4 
//                                                              //
5 
//  This file is part of the Amber project                      //
6 
//  http://www.opencores.org/project,amber                      //
7 
//                                                              //
8 
//  Description                                                 //
9 
//  2048 words x 32 bits with a per byte write enable           //
10 
//                                                              //
11 
//  Author(s):                                                  //
12 
//      - Conor Santifort, csantifort.amber@gmail.com           //
13 
//                                                              //
14 
//////////////////////////////////////////////////////////////////
15 
//                                                              //
16 
// Copyright (C) 2010 Authors and OPENCORES.ORG                 //
17 
//                                                              //
18 
// This source file may be used and distributed without         //
19 
// restriction provided that this copyright statement is not    //
20 
// removed from the file and that any derivative work contains  //
21 
// the original copyright notice and the associated disclaimer. //
22 
//                                                              //
23 
// This source file is free software; you can redistribute it   //
24 
// and/or modify it under the terms of the GNU Lesser General   //
25 
// Public License as published by the Free Software Foundation; //
26 
// either version 2.1 of the License, or (at your option) any   //
27 
// later version.                                               //
28 
//                                                              //
29 
// This source is distributed in the hope that it will be       //
30 
// useful, but WITHOUT ANY WARRANTY; without even the implied   //
31 
// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR      //
32 
// PURPOSE.  See the GNU Lesser General Public License for more //
33 
// details.                                                     //
34 
//                                                              //
35 
// You should have received a copy of the GNU Lesser General    //
36 
// Public License along with this source; if not, download it   //
37 
// from http://www.opencores.org/lgpl.shtml                     //
38 
//                                                              //
39 
//////////////////////////////////////////////////////////////////
40 
 
41 
 
42 
module xs6_sram_4096x32_byte_en
43 
#(
44 
parameter SRAM0_INIT_0 = 256'h0,
45 
parameter SRAM0_INIT_1 = 256'h0,
46 
parameter SRAM0_INIT_2 = 256'h0,
47 
parameter SRAM0_INIT_3 = 256'h0,
48 
parameter SRAM0_INIT_4 = 256'h0,
49 
parameter SRAM0_INIT_5 = 256'h0,
50 
parameter SRAM0_INIT_6 = 256'h0,
51 
parameter SRAM0_INIT_7 = 256'h0,
52 
parameter SRAM0_INIT_8 = 256'h0,
53 
parameter SRAM0_INIT_9 = 256'h0,
54 
parameter SRAM0_INIT_10 = 256'h0,
55 
parameter SRAM0_INIT_11 = 256'h0,
56 
parameter SRAM0_INIT_12 = 256'h0,
57 
parameter SRAM0_INIT_13 = 256'h0,
58 
parameter SRAM0_INIT_14 = 256'h0,
59 
parameter SRAM0_INIT_15 = 256'h0,
60 
parameter SRAM0_INIT_16 = 256'h0,
61 
parameter SRAM0_INIT_17 = 256'h0,
62 
parameter SRAM0_INIT_18 = 256'h0,
63 
parameter SRAM0_INIT_19 = 256'h0,
64 
parameter SRAM0_INIT_20 = 256'h0,
65 
parameter SRAM0_INIT_21 = 256'h0,
66 
parameter SRAM0_INIT_22 = 256'h0,
67 
parameter SRAM0_INIT_23 = 256'h0,
68 
parameter SRAM0_INIT_24 = 256'h0,
69 
parameter SRAM0_INIT_25 = 256'h0,
70 
parameter SRAM0_INIT_26 = 256'h0,
71 
parameter SRAM0_INIT_27 = 256'h0,
72 
parameter SRAM0_INIT_28 = 256'h0,
73 
parameter SRAM0_INIT_29 = 256'h0,
74 
parameter SRAM0_INIT_30 = 256'h0,
75 
parameter SRAM0_INIT_31 = 256'h0,
76 
parameter SRAM0_INIT_32 = 256'h0,
77 
parameter SRAM0_INIT_33 = 256'h0,
78 
parameter SRAM0_INIT_34 = 256'h0,
79 
parameter SRAM0_INIT_35 = 256'h0,
80 
parameter SRAM0_INIT_36 = 256'h0,
81 
parameter SRAM0_INIT_37 = 256'h0,
82 
parameter SRAM0_INIT_38 = 256'h0,
83 
parameter SRAM0_INIT_39 = 256'h0,
84 
parameter SRAM0_INIT_40 = 256'h0,
85 
parameter SRAM0_INIT_41 = 256'h0,
86 
parameter SRAM0_INIT_42 = 256'h0,
87 
parameter SRAM0_INIT_43 = 256'h0,
88 
parameter SRAM0_INIT_44 = 256'h0,
89 
parameter SRAM0_INIT_45 = 256'h0,
90 
parameter SRAM0_INIT_46 = 256'h0,
91 
parameter SRAM0_INIT_47 = 256'h0,
92 
parameter SRAM0_INIT_48 = 256'h0,
93 
parameter SRAM0_INIT_49 = 256'h0,
94 
parameter SRAM0_INIT_50 = 256'h0,
95 
parameter SRAM0_INIT_51 = 256'h0,
96 
parameter SRAM0_INIT_52 = 256'h0,
97 
parameter SRAM0_INIT_53 = 256'h0,
98 
parameter SRAM0_INIT_54 = 256'h0,
99 
parameter SRAM0_INIT_55 = 256'h0,
100 
parameter SRAM0_INIT_56 = 256'h0,
101 
parameter SRAM0_INIT_57 = 256'h0,
102 
parameter SRAM0_INIT_58 = 256'h0,
103 
parameter SRAM0_INIT_59 = 256'h0,
104 
parameter SRAM0_INIT_60 = 256'h0,
105 
parameter SRAM0_INIT_61 = 256'h0,
106 
parameter SRAM0_INIT_62 = 256'h0,
107 
parameter SRAM0_INIT_63 = 256'h0,
108 
 
109 
 
110 
parameter SRAM1_INIT_0 = 256'h0,
111 
parameter SRAM1_INIT_1 = 256'h0,
112 
parameter SRAM1_INIT_2 = 256'h0,
113 
parameter SRAM1_INIT_3 = 256'h0,
114 
parameter SRAM1_INIT_4 = 256'h0,
115 
parameter SRAM1_INIT_5 = 256'h0,
116 
parameter SRAM1_INIT_6 = 256'h0,
117 
parameter SRAM1_INIT_7 = 256'h0,
118 
parameter SRAM1_INIT_8 = 256'h0,
119 
parameter SRAM1_INIT_9 = 256'h0,
120 
parameter SRAM1_INIT_10 = 256'h0,
121 
parameter SRAM1_INIT_11 = 256'h0,
122 
parameter SRAM1_INIT_12 = 256'h0,
123 
parameter SRAM1_INIT_13 = 256'h0,
124 
parameter SRAM1_INIT_14 = 256'h0,
125 
parameter SRAM1_INIT_15 = 256'h0,
126 
parameter SRAM1_INIT_16 = 256'h0,
127 
parameter SRAM1_INIT_17 = 256'h0,
128 
parameter SRAM1_INIT_18 = 256'h0,
129 
parameter SRAM1_INIT_19 = 256'h0,
130 
parameter SRAM1_INIT_20 = 256'h0,
131 
parameter SRAM1_INIT_21 = 256'h0,
132 
parameter SRAM1_INIT_22 = 256'h0,
133 
parameter SRAM1_INIT_23 = 256'h0,
134 
parameter SRAM1_INIT_24 = 256'h0,
135 
parameter SRAM1_INIT_25 = 256'h0,
136 
parameter SRAM1_INIT_26 = 256'h0,
137 
parameter SRAM1_INIT_27 = 256'h0,
138 
parameter SRAM1_INIT_28 = 256'h0,
139 
parameter SRAM1_INIT_29 = 256'h0,
140 
parameter SRAM1_INIT_30 = 256'h0,
141 
parameter SRAM1_INIT_31 = 256'h0,
142 
parameter SRAM1_INIT_32 = 256'h0,
143 
parameter SRAM1_INIT_33 = 256'h0,
144 
parameter SRAM1_INIT_34 = 256'h0,
145 
parameter SRAM1_INIT_35 = 256'h0,
146 
parameter SRAM1_INIT_36 = 256'h0,
147 
parameter SRAM1_INIT_37 = 256'h0,
148 
parameter SRAM1_INIT_38 = 256'h0,
149 
parameter SRAM1_INIT_39 = 256'h0,
150 
parameter SRAM1_INIT_40 = 256'h0,
151 
parameter SRAM1_INIT_41 = 256'h0,
152 
parameter SRAM1_INIT_42 = 256'h0,
153 
parameter SRAM1_INIT_43 = 256'h0,
154 
parameter SRAM1_INIT_44 = 256'h0,
155 
parameter SRAM1_INIT_45 = 256'h0,
156 
parameter SRAM1_INIT_46 = 256'h0,
157 
parameter SRAM1_INIT_47 = 256'h0,
158 
parameter SRAM1_INIT_48 = 256'h0,
159 
parameter SRAM1_INIT_49 = 256'h0,
160 
parameter SRAM1_INIT_50 = 256'h0,
161 
parameter SRAM1_INIT_51 = 256'h0,
162 
parameter SRAM1_INIT_52 = 256'h0,
163 
parameter SRAM1_INIT_53 = 256'h0,
164 
parameter SRAM1_INIT_54 = 256'h0,
165 
parameter SRAM1_INIT_55 = 256'h0,
166 
parameter SRAM1_INIT_56 = 256'h0,
167 
parameter SRAM1_INIT_57 = 256'h0,
168 
parameter SRAM1_INIT_58 = 256'h0,
169 
parameter SRAM1_INIT_59 = 256'h0,
170 
parameter SRAM1_INIT_60 = 256'h0,
171 
parameter SRAM1_INIT_61 = 256'h0,
172 
parameter SRAM1_INIT_62 = 256'h0,
173 
parameter SRAM1_INIT_63 = 256'h0,
174 
 
175 
 
176 
 
177 
parameter SRAM2_INIT_0 = 256'h0,
178 
parameter SRAM2_INIT_1 = 256'h0,
179 
parameter SRAM2_INIT_2 = 256'h0,
180 
parameter SRAM2_INIT_3 = 256'h0,
181 
parameter SRAM2_INIT_4 = 256'h0,
182 
parameter SRAM2_INIT_5 = 256'h0,
183 
parameter SRAM2_INIT_6 = 256'h0,
184 
parameter SRAM2_INIT_7 = 256'h0,
185 
parameter SRAM2_INIT_8 = 256'h0,
186 
parameter SRAM2_INIT_9 = 256'h0,
187 
parameter SRAM2_INIT_10 = 256'h0,
188 
parameter SRAM2_INIT_11 = 256'h0,
189 
parameter SRAM2_INIT_12 = 256'h0,
190 
parameter SRAM2_INIT_13 = 256'h0,
191 
parameter SRAM2_INIT_14 = 256'h0,
192 
parameter SRAM2_INIT_15 = 256'h0,
193 
parameter SRAM2_INIT_16 = 256'h0,
194 
parameter SRAM2_INIT_17 = 256'h0,
195 
parameter SRAM2_INIT_18 = 256'h0,
196 
parameter SRAM2_INIT_19 = 256'h0,
197 
parameter SRAM2_INIT_20 = 256'h0,
198 
parameter SRAM2_INIT_21 = 256'h0,
199 
parameter SRAM2_INIT_22 = 256'h0,
200 
parameter SRAM2_INIT_23 = 256'h0,
201 
parameter SRAM2_INIT_24 = 256'h0,
202 
parameter SRAM2_INIT_25 = 256'h0,
203 
parameter SRAM2_INIT_26 = 256'h0,
204 
parameter SRAM2_INIT_27 = 256'h0,
205 
parameter SRAM2_INIT_28 = 256'h0,
206 
parameter SRAM2_INIT_29 = 256'h0,
207 
parameter SRAM2_INIT_30 = 256'h0,
208 
parameter SRAM2_INIT_31 = 256'h0,
209 
parameter SRAM2_INIT_32 = 256'h0,
210 
parameter SRAM2_INIT_33 = 256'h0,
211 
parameter SRAM2_INIT_34 = 256'h0,
212 
parameter SRAM2_INIT_35 = 256'h0,
213 
parameter SRAM2_INIT_36 = 256'h0,
214 
parameter SRAM2_INIT_37 = 256'h0,
215 
parameter SRAM2_INIT_38 = 256'h0,
216 
parameter SRAM2_INIT_39 = 256'h0,
217 
parameter SRAM2_INIT_40 = 256'h0,
218 
parameter SRAM2_INIT_41 = 256'h0,
219 
parameter SRAM2_INIT_42 = 256'h0,
220 
parameter SRAM2_INIT_43 = 256'h0,
221 
parameter SRAM2_INIT_44 = 256'h0,
222 
parameter SRAM2_INIT_45 = 256'h0,
223 
parameter SRAM2_INIT_46 = 256'h0,
224 
parameter SRAM2_INIT_47 = 256'h0,
225 
parameter SRAM2_INIT_48 = 256'h0,
226 
parameter SRAM2_INIT_49 = 256'h0,
227 
parameter SRAM2_INIT_50 = 256'h0,
228 
parameter SRAM2_INIT_51 = 256'h0,
229 
parameter SRAM2_INIT_52 = 256'h0,
230 
parameter SRAM2_INIT_53 = 256'h0,
231 
parameter SRAM2_INIT_54 = 256'h0,
232 
parameter SRAM2_INIT_55 = 256'h0,
233 
parameter SRAM2_INIT_56 = 256'h0,
234 
parameter SRAM2_INIT_57 = 256'h0,
235 
parameter SRAM2_INIT_58 = 256'h0,
236 
parameter SRAM2_INIT_59 = 256'h0,
237 
parameter SRAM2_INIT_60 = 256'h0,
238 
parameter SRAM2_INIT_61 = 256'h0,
239 
parameter SRAM2_INIT_62 = 256'h0,
240 
parameter SRAM2_INIT_63 = 256'h0,
241 
 
242 
parameter SRAM3_INIT_0 = 256'h0,
243 
parameter SRAM3_INIT_1 = 256'h0,
244 
parameter SRAM3_INIT_2 = 256'h0,
245 
parameter SRAM3_INIT_3 = 256'h0,
246 
parameter SRAM3_INIT_4 = 256'h0,
247 
parameter SRAM3_INIT_5 = 256'h0,
248 
parameter SRAM3_INIT_6 = 256'h0,
249 
parameter SRAM3_INIT_7 = 256'h0,
250 
parameter SRAM3_INIT_8 = 256'h0,
251 
parameter SRAM3_INIT_9 = 256'h0,
252 
parameter SRAM3_INIT_10 = 256'h0,
253 
parameter SRAM3_INIT_11 = 256'h0,
254 
parameter SRAM3_INIT_12 = 256'h0,
255 
parameter SRAM3_INIT_13 = 256'h0,
256 
parameter SRAM3_INIT_14 = 256'h0,
257 
parameter SRAM3_INIT_15 = 256'h0,
258 
parameter SRAM3_INIT_16 = 256'h0,
259 
parameter SRAM3_INIT_17 = 256'h0,
260 
parameter SRAM3_INIT_18 = 256'h0,
261 
parameter SRAM3_INIT_19 = 256'h0,
262 
parameter SRAM3_INIT_20 = 256'h0,
263 
parameter SRAM3_INIT_21 = 256'h0,
264 
parameter SRAM3_INIT_22 = 256'h0,
265 
parameter SRAM3_INIT_23 = 256'h0,
266 
parameter SRAM3_INIT_24 = 256'h0,
267 
parameter SRAM3_INIT_25 = 256'h0,
268 
parameter SRAM3_INIT_26 = 256'h0,
269 
parameter SRAM3_INIT_27 = 256'h0,
270 
parameter SRAM3_INIT_28 = 256'h0,
271 
parameter SRAM3_INIT_29 = 256'h0,
272 
parameter SRAM3_INIT_30 = 256'h0,
273 
parameter SRAM3_INIT_31 = 256'h0,
274 
parameter SRAM3_INIT_32 = 256'h0,
275 
parameter SRAM3_INIT_33 = 256'h0,
276 
parameter SRAM3_INIT_34 = 256'h0,
277 
parameter SRAM3_INIT_35 = 256'h0,
278 
parameter SRAM3_INIT_36 = 256'h0,
279 
parameter SRAM3_INIT_37 = 256'h0,
280 
parameter SRAM3_INIT_38 = 256'h0,
281 
parameter SRAM3_INIT_39 = 256'h0,
282 
parameter SRAM3_INIT_40 = 256'h0,
283 
parameter SRAM3_INIT_41 = 256'h0,
284 
parameter SRAM3_INIT_42 = 256'h0,
285 
parameter SRAM3_INIT_43 = 256'h0,
286 
parameter SRAM3_INIT_44 = 256'h0,
287 
parameter SRAM3_INIT_45 = 256'h0,
288 
parameter SRAM3_INIT_46 = 256'h0,
289 
parameter SRAM3_INIT_47 = 256'h0,
290 
parameter SRAM3_INIT_48 = 256'h0,
291 
parameter SRAM3_INIT_49 = 256'h0,
292 
parameter SRAM3_INIT_50 = 256'h0,
293 
parameter SRAM3_INIT_51 = 256'h0,
294 
parameter SRAM3_INIT_52 = 256'h0,
295 
parameter SRAM3_INIT_53 = 256'h0,
296 
parameter SRAM3_INIT_54 = 256'h0,
297 
parameter SRAM3_INIT_55 = 256'h0,
298 
parameter SRAM3_INIT_56 = 256'h0,
299 
parameter SRAM3_INIT_57 = 256'h0,
300 
parameter SRAM3_INIT_58 = 256'h0,
301 
parameter SRAM3_INIT_59 = 256'h0,
302 
parameter SRAM3_INIT_60 = 256'h0,
303 
parameter SRAM3_INIT_61 = 256'h0,
304 
parameter SRAM3_INIT_62 = 256'h0,
305 
parameter SRAM3_INIT_63 = 256'h0,
306 
 
307 
parameter SRAM4_INIT_0 = 256'h0,
308 
parameter SRAM4_INIT_1 = 256'h0,
309 
parameter SRAM4_INIT_2 = 256'h0,
310 
parameter SRAM4_INIT_3 = 256'h0,
311 
parameter SRAM4_INIT_4 = 256'h0,
312 
parameter SRAM4_INIT_5 = 256'h0,
313 
parameter SRAM4_INIT_6 = 256'h0,
314 
parameter SRAM4_INIT_7 = 256'h0,
315 
parameter SRAM4_INIT_8 = 256'h0,
316 
parameter SRAM4_INIT_9 = 256'h0,
317 
parameter SRAM4_INIT_10 = 256'h0,
318 
parameter SRAM4_INIT_11 = 256'h0,
319 
parameter SRAM4_INIT_12 = 256'h0,
320 
parameter SRAM4_INIT_13 = 256'h0,
321 
parameter SRAM4_INIT_14 = 256'h0,
322 
parameter SRAM4_INIT_15 = 256'h0,
323 
parameter SRAM4_INIT_16 = 256'h0,
324 
parameter SRAM4_INIT_17 = 256'h0,
325 
parameter SRAM4_INIT_18 = 256'h0,
326 
parameter SRAM4_INIT_19 = 256'h0,
327 
parameter SRAM4_INIT_20 = 256'h0,
328 
parameter SRAM4_INIT_21 = 256'h0,
329 
parameter SRAM4_INIT_22 = 256'h0,
330 
parameter SRAM4_INIT_23 = 256'h0,
331 
parameter SRAM4_INIT_24 = 256'h0,
332 
parameter SRAM4_INIT_25 = 256'h0,
333 
parameter SRAM4_INIT_26 = 256'h0,
334 
parameter SRAM4_INIT_27 = 256'h0,
335 
parameter SRAM4_INIT_28 = 256'h0,
336 
parameter SRAM4_INIT_29 = 256'h0,
337 
parameter SRAM4_INIT_30 = 256'h0,
338 
parameter SRAM4_INIT_31 = 256'h0,
339 
parameter SRAM4_INIT_32 = 256'h0,
340 
parameter SRAM4_INIT_33 = 256'h0,
341 
parameter SRAM4_INIT_34 = 256'h0,
342 
parameter SRAM4_INIT_35 = 256'h0,
343 
parameter SRAM4_INIT_36 = 256'h0,
344 
parameter SRAM4_INIT_37 = 256'h0,
345 
parameter SRAM4_INIT_38 = 256'h0,
346 
parameter SRAM4_INIT_39 = 256'h0,
347 
parameter SRAM4_INIT_40 = 256'h0,
348 
parameter SRAM4_INIT_41 = 256'h0,
349 
parameter SRAM4_INIT_42 = 256'h0,
350 
parameter SRAM4_INIT_43 = 256'h0,
351 
parameter SRAM4_INIT_44 = 256'h0,
352 
parameter SRAM4_INIT_45 = 256'h0,
353 
parameter SRAM4_INIT_46 = 256'h0,
354 
parameter SRAM4_INIT_47 = 256'h0,
355 
parameter SRAM4_INIT_48 = 256'h0,
356 
parameter SRAM4_INIT_49 = 256'h0,
357 
parameter SRAM4_INIT_50 = 256'h0,
358 
parameter SRAM4_INIT_51 = 256'h0,
359 
parameter SRAM4_INIT_52 = 256'h0,
360 
parameter SRAM4_INIT_53 = 256'h0,
361 
parameter SRAM4_INIT_54 = 256'h0,
362 
parameter SRAM4_INIT_55 = 256'h0,
363 
parameter SRAM4_INIT_56 = 256'h0,
364 
parameter SRAM4_INIT_57 = 256'h0,
365 
parameter SRAM4_INIT_58 = 256'h0,
366 
parameter SRAM4_INIT_59 = 256'h0,
367 
parameter SRAM4_INIT_60 = 256'h0,
368 
parameter SRAM4_INIT_61 = 256'h0,
369 
parameter SRAM4_INIT_62 = 256'h0,
370 
parameter SRAM4_INIT_63 = 256'h0,
371 
 
372 
 
373 
parameter SRAM5_INIT_0 = 256'h0,
374 
parameter SRAM5_INIT_1 = 256'h0,
375 
parameter SRAM5_INIT_2 = 256'h0,
376 
parameter SRAM5_INIT_3 = 256'h0,
377 
parameter SRAM5_INIT_4 = 256'h0,
378 
parameter SRAM5_INIT_5 = 256'h0,
379 
parameter SRAM5_INIT_6 = 256'h0,
380 
parameter SRAM5_INIT_7 = 256'h0,
381 
parameter SRAM5_INIT_8 = 256'h0,
382 
parameter SRAM5_INIT_9 = 256'h0,
383 
parameter SRAM5_INIT_10 = 256'h0,
384 
parameter SRAM5_INIT_11 = 256'h0,
385 
parameter SRAM5_INIT_12 = 256'h0,
386 
parameter SRAM5_INIT_13 = 256'h0,
387 
parameter SRAM5_INIT_14 = 256'h0,
388 
parameter SRAM5_INIT_15 = 256'h0,
389 
parameter SRAM5_INIT_16 = 256'h0,
390 
parameter SRAM5_INIT_17 = 256'h0,
391 
parameter SRAM5_INIT_18 = 256'h0,
392 
parameter SRAM5_INIT_19 = 256'h0,
393 
parameter SRAM5_INIT_20 = 256'h0,
394 
parameter SRAM5_INIT_21 = 256'h0,
395 
parameter SRAM5_INIT_22 = 256'h0,
396 
parameter SRAM5_INIT_23 = 256'h0,
397 
parameter SRAM5_INIT_24 = 256'h0,
398 
parameter SRAM5_INIT_25 = 256'h0,
399 
parameter SRAM5_INIT_26 = 256'h0,
400 
parameter SRAM5_INIT_27 = 256'h0,
401 
parameter SRAM5_INIT_28 = 256'h0,
402 
parameter SRAM5_INIT_29 = 256'h0,
403 
parameter SRAM5_INIT_30 = 256'h0,
404 
parameter SRAM5_INIT_31 = 256'h0,
405 
parameter SRAM5_INIT_32 = 256'h0,
406 
parameter SRAM5_INIT_33 = 256'h0,
407 
parameter SRAM5_INIT_34 = 256'h0,
408 
parameter SRAM5_INIT_35 = 256'h0,
409 
parameter SRAM5_INIT_36 = 256'h0,
410 
parameter SRAM5_INIT_37 = 256'h0,
411 
parameter SRAM5_INIT_38 = 256'h0,
412 
parameter SRAM5_INIT_39 = 256'h0,
413 
parameter SRAM5_INIT_40 = 256'h0,
414 
parameter SRAM5_INIT_41 = 256'h0,
415 
parameter SRAM5_INIT_42 = 256'h0,
416 
parameter SRAM5_INIT_43 = 256'h0,
417 
parameter SRAM5_INIT_44 = 256'h0,
418 
parameter SRAM5_INIT_45 = 256'h0,
419 
parameter SRAM5_INIT_46 = 256'h0,
420 
parameter SRAM5_INIT_47 = 256'h0,
421 
parameter SRAM5_INIT_48 = 256'h0,
422 
parameter SRAM5_INIT_49 = 256'h0,
423 
parameter SRAM5_INIT_50 = 256'h0,
424 
parameter SRAM5_INIT_51 = 256'h0,
425 
parameter SRAM5_INIT_52 = 256'h0,
426 
parameter SRAM5_INIT_53 = 256'h0,
427 
parameter SRAM5_INIT_54 = 256'h0,
428 
parameter SRAM5_INIT_55 = 256'h0,
429 
parameter SRAM5_INIT_56 = 256'h0,
430 
parameter SRAM5_INIT_57 = 256'h0,
431 
parameter SRAM5_INIT_58 = 256'h0,
432 
parameter SRAM5_INIT_59 = 256'h0,
433 
parameter SRAM5_INIT_60 = 256'h0,
434 
parameter SRAM5_INIT_61 = 256'h0,
435 
parameter SRAM5_INIT_62 = 256'h0,
436 
parameter SRAM5_INIT_63 = 256'h0,
437 
 
438 
 
439 
 
440 
parameter SRAM6_INIT_0 = 256'h0,
441 
parameter SRAM6_INIT_1 = 256'h0,
442 
parameter SRAM6_INIT_2 = 256'h0,
443 
parameter SRAM6_INIT_3 = 256'h0,
444 
parameter SRAM6_INIT_4 = 256'h0,
445 
parameter SRAM6_INIT_5 = 256'h0,
446 
parameter SRAM6_INIT_6 = 256'h0,
447 
parameter SRAM6_INIT_7 = 256'h0,
448 
parameter SRAM6_INIT_8 = 256'h0,
449 
parameter SRAM6_INIT_9 = 256'h0,
450 
parameter SRAM6_INIT_10 = 256'h0,
451 
parameter SRAM6_INIT_11 = 256'h0,
452 
parameter SRAM6_INIT_12 = 256'h0,
453 
parameter SRAM6_INIT_13 = 256'h0,
454 
parameter SRAM6_INIT_14 = 256'h0,
455 
parameter SRAM6_INIT_15 = 256'h0,
456 
parameter SRAM6_INIT_16 = 256'h0,
457 
parameter SRAM6_INIT_17 = 256'h0,
458 
parameter SRAM6_INIT_18 = 256'h0,
459 
parameter SRAM6_INIT_19 = 256'h0,
460 
parameter SRAM6_INIT_20 = 256'h0,
461 
parameter SRAM6_INIT_21 = 256'h0,
462 
parameter SRAM6_INIT_22 = 256'h0,
463 
parameter SRAM6_INIT_23 = 256'h0,
464 
parameter SRAM6_INIT_24 = 256'h0,
465 
parameter SRAM6_INIT_25 = 256'h0,
466 
parameter SRAM6_INIT_26 = 256'h0,
467 
parameter SRAM6_INIT_27 = 256'h0,
468 
parameter SRAM6_INIT_28 = 256'h0,
469 
parameter SRAM6_INIT_29 = 256'h0,
470 
parameter SRAM6_INIT_30 = 256'h0,
471 
parameter SRAM6_INIT_31 = 256'h0,
472 
parameter SRAM6_INIT_32 = 256'h0,
473 
parameter SRAM6_INIT_33 = 256'h0,
474 
parameter SRAM6_INIT_34 = 256'h0,
475 
parameter SRAM6_INIT_35 = 256'h0,
476 
parameter SRAM6_INIT_36 = 256'h0,
477 
parameter SRAM6_INIT_37 = 256'h0,
478 
parameter SRAM6_INIT_38 = 256'h0,
479 
parameter SRAM6_INIT_39 = 256'h0,
480 
parameter SRAM6_INIT_40 = 256'h0,
481 
parameter SRAM6_INIT_41 = 256'h0,
482 
parameter SRAM6_INIT_42 = 256'h0,
483 
parameter SRAM6_INIT_43 = 256'h0,
484 
parameter SRAM6_INIT_44 = 256'h0,
485 
parameter SRAM6_INIT_45 = 256'h0,
486 
parameter SRAM6_INIT_46 = 256'h0,
487 
parameter SRAM6_INIT_47 = 256'h0,
488 
parameter SRAM6_INIT_48 = 256'h0,
489 
parameter SRAM6_INIT_49 = 256'h0,
490 
parameter SRAM6_INIT_50 = 256'h0,
491 
parameter SRAM6_INIT_51 = 256'h0,
492 
parameter SRAM6_INIT_52 = 256'h0,
493 
parameter SRAM6_INIT_53 = 256'h0,
494 
parameter SRAM6_INIT_54 = 256'h0,
495 
parameter SRAM6_INIT_55 = 256'h0,
496 
parameter SRAM6_INIT_56 = 256'h0,
497 
parameter SRAM6_INIT_57 = 256'h0,
498 
parameter SRAM6_INIT_58 = 256'h0,
499 
parameter SRAM6_INIT_59 = 256'h0,
500 
parameter SRAM6_INIT_60 = 256'h0,
501 
parameter SRAM6_INIT_61 = 256'h0,
502 
parameter SRAM6_INIT_62 = 256'h0,
503 
parameter SRAM6_INIT_63 = 256'h0,
504 
 
505 
parameter SRAM7_INIT_0 = 256'h0,
506 
parameter SRAM7_INIT_1 = 256'h0,
507 
parameter SRAM7_INIT_2 = 256'h0,
508 
parameter SRAM7_INIT_3 = 256'h0,
509 
parameter SRAM7_INIT_4 = 256'h0,
510 
parameter SRAM7_INIT_5 = 256'h0,
511 
parameter SRAM7_INIT_6 = 256'h0,
512 
parameter SRAM7_INIT_7 = 256'h0,
513 
parameter SRAM7_INIT_8 = 256'h0,
514 
parameter SRAM7_INIT_9 = 256'h0,
515 
parameter SRAM7_INIT_10 = 256'h0,
516 
parameter SRAM7_INIT_11 = 256'h0,
517 
parameter SRAM7_INIT_12 = 256'h0,
518 
parameter SRAM7_INIT_13 = 256'h0,
519 
parameter SRAM7_INIT_14 = 256'h0,
520 
parameter SRAM7_INIT_15 = 256'h0,
521 
parameter SRAM7_INIT_16 = 256'h0,
522 
parameter SRAM7_INIT_17 = 256'h0,
523 
parameter SRAM7_INIT_18 = 256'h0,
524 
parameter SRAM7_INIT_19 = 256'h0,
525 
parameter SRAM7_INIT_20 = 256'h0,
526 
parameter SRAM7_INIT_21 = 256'h0,
527 
parameter SRAM7_INIT_22 = 256'h0,
528 
parameter SRAM7_INIT_23 = 256'h0,
529 
parameter SRAM7_INIT_24 = 256'h0,
530 
parameter SRAM7_INIT_25 = 256'h0,
531 
parameter SRAM7_INIT_26 = 256'h0,
532 
parameter SRAM7_INIT_27 = 256'h0,
533 
parameter SRAM7_INIT_28 = 256'h0,
534 
parameter SRAM7_INIT_29 = 256'h0,
535 
parameter SRAM7_INIT_30 = 256'h0,
536 
parameter SRAM7_INIT_31 = 256'h0,
537 
parameter SRAM7_INIT_32 = 256'h0,
538 
parameter SRAM7_INIT_33 = 256'h0,
539 
parameter SRAM7_INIT_34 = 256'h0,
540 
parameter SRAM7_INIT_35 = 256'h0,
541 
parameter SRAM7_INIT_36 = 256'h0,
542 
parameter SRAM7_INIT_37 = 256'h0,
543 
parameter SRAM7_INIT_38 = 256'h0,
544 
parameter SRAM7_INIT_39 = 256'h0,
545 
parameter SRAM7_INIT_40 = 256'h0,
546 
parameter SRAM7_INIT_41 = 256'h0,
547 
parameter SRAM7_INIT_42 = 256'h0,
548 
parameter SRAM7_INIT_43 = 256'h0,
549 
parameter SRAM7_INIT_44 = 256'h0,
550 
parameter SRAM7_INIT_45 = 256'h0,
551 
parameter SRAM7_INIT_46 = 256'h0,
552 
parameter SRAM7_INIT_47 = 256'h0,
553 
parameter SRAM7_INIT_48 = 256'h0,
554 
parameter SRAM7_INIT_49 = 256'h0,
555 
parameter SRAM7_INIT_50 = 256'h0,
556 
parameter SRAM7_INIT_51 = 256'h0,
557 
parameter SRAM7_INIT_52 = 256'h0,
558 
parameter SRAM7_INIT_53 = 256'h0,
559 
parameter SRAM7_INIT_54 = 256'h0,
560 
parameter SRAM7_INIT_55 = 256'h0,
561 
parameter SRAM7_INIT_56 = 256'h0,
562 
parameter SRAM7_INIT_57 = 256'h0,
563 
parameter SRAM7_INIT_58 = 256'h0,
564 
parameter SRAM7_INIT_59 = 256'h0,
565 
parameter SRAM7_INIT_60 = 256'h0,
566 
parameter SRAM7_INIT_61 = 256'h0,
567 
parameter SRAM7_INIT_62 = 256'h0,
568 
parameter SRAM7_INIT_63 = 256'h0,
569 
 
570 
parameter UNUSED        = 1'd1
571 
 
572 
)
573 
 
574 
(
575 
input              i_clk,
576 
input      [31:0]  i_write_data,
577 
input              i_write_enable,
578 
input      [11:0]  i_address,
579 
input      [3:0]   i_byte_enable,
580 
output     [31:0]  o_read_data
581 
 
582 
);
583 
 
584 
 
585 
wire [3:0]  wea_b0, wea_b1;
586 
wire [31:0] data_out_b0 [3:0];
587 
wire [31:0] data_out_b1 [3:0];
588 
wire [31:0] read_data_b0;
589 
wire [31:0] read_data_b1;
590 
reg         address_11_r;
591 
 
592 
 
593 
assign read_data_b0 = { data_out_b0[3][7:0], data_out_b0[2][7:0],
594 
                        data_out_b0[1][7:0], data_out_b0[0][7:0] };
595 
assign read_data_b1 = { data_out_b1[3][7:0], data_out_b1[2][7:0],
596 
                        data_out_b1[1][7:0], data_out_b1[0][7:0] };
597 
 
598 
assign o_read_data  = address_11_r ? read_data_b1 : read_data_b0;
599 
 
600 
assign wea_b0       = {4{i_write_enable & ~i_address[11]}} & i_byte_enable;
601 
assign wea_b1       = {4{i_write_enable &  i_address[11]}} & i_byte_enable;
602 
 
603 
always @(posedge i_clk)
604 
    address_11_r <= i_address[11];
605 
 
606 
 
607 
// -----------------------------------------
608 
// Bank 0 - first 8kb block
609 
// -----------------------------------------
610 
  RAMB16BWER #(
611 
    .INIT_00 ( SRAM0_INIT_0 ),
612 
    .INIT_01 ( SRAM0_INIT_1 ),
613 
    .INIT_02 ( SRAM0_INIT_2 ),
614 
    .INIT_03 ( SRAM0_INIT_3 ),
615 
    .INIT_04 ( SRAM0_INIT_4 ),
616 
    .INIT_05 ( SRAM0_INIT_5 ),
617 
    .INIT_06 ( SRAM0_INIT_6 ),
618 
    .INIT_07 ( SRAM0_INIT_7 ),
619 
    .INIT_08 ( SRAM0_INIT_8 ),
620 
    .INIT_09 ( SRAM0_INIT_9 ),
621 
    .INIT_0A ( SRAM0_INIT_10 ),
622 
    .INIT_0B ( SRAM0_INIT_11 ),
623 
    .INIT_0C ( SRAM0_INIT_12 ),
624 
    .INIT_0D ( SRAM0_INIT_13 ),
625 
    .INIT_0E ( SRAM0_INIT_14 ),
626 
    .INIT_0F ( SRAM0_INIT_15 ),
627 
    .INIT_10 ( SRAM0_INIT_16 ),
628 
    .INIT_11 ( SRAM0_INIT_17 ),
629 
    .INIT_12 ( SRAM0_INIT_18 ),
630 
    .INIT_13 ( SRAM0_INIT_19 ),
631 
    .INIT_14 ( SRAM0_INIT_20 ),
632 
    .INIT_15 ( SRAM0_INIT_21 ),
633 
    .INIT_16 ( SRAM0_INIT_22 ),
634 
    .INIT_17 ( SRAM0_INIT_23 ),
635 
    .INIT_18 ( SRAM0_INIT_24 ),
636 
    .INIT_19 ( SRAM0_INIT_25 ),
637 
    .INIT_1A ( SRAM0_INIT_26 ),
638 
    .INIT_1B ( SRAM0_INIT_27 ),
639 
    .INIT_1C ( SRAM0_INIT_28 ),
640 
    .INIT_1D ( SRAM0_INIT_29 ),
641 
    .INIT_1E ( SRAM0_INIT_30 ),
642 
    .INIT_1F ( SRAM0_INIT_31 ),
643 
    .INIT_20 ( SRAM0_INIT_32 ),
644 
    .INIT_21 ( SRAM0_INIT_33 ),
645 
    .INIT_22 ( SRAM0_INIT_34 ),
646 
    .INIT_23 ( SRAM0_INIT_35 ),
647 
    .INIT_24 ( SRAM0_INIT_36 ),
648 
    .INIT_25 ( SRAM0_INIT_37 ),
649 
    .INIT_26 ( SRAM0_INIT_38 ),
650 
    .INIT_27 ( SRAM0_INIT_39 ),
651 
    .INIT_28 ( SRAM0_INIT_40 ),
652 
    .INIT_29 ( SRAM0_INIT_41 ),
653 
    .INIT_2A ( SRAM0_INIT_42 ),
654 
    .INIT_2B ( SRAM0_INIT_43 ),
655 
    .INIT_2C ( SRAM0_INIT_44 ),
656 
    .INIT_2D ( SRAM0_INIT_45 ),
657 
    .INIT_2E ( SRAM0_INIT_46 ),
658 
    .INIT_2F ( SRAM0_INIT_47 ),
659 
    .INIT_30 ( SRAM0_INIT_48 ),
660 
    .INIT_31 ( SRAM0_INIT_49 ),
661 
    .INIT_32 ( SRAM0_INIT_50 ),
662 
    .INIT_33 ( SRAM0_INIT_51 ),
663 
    .INIT_34 ( SRAM0_INIT_52 ),
664 
    .INIT_35 ( SRAM0_INIT_53 ),
665 
    .INIT_36 ( SRAM0_INIT_54 ),
666 
    .INIT_37 ( SRAM0_INIT_55 ),
667 
    .INIT_38 ( SRAM0_INIT_56 ),
668 
    .INIT_39 ( SRAM0_INIT_57 ),
669 
    .INIT_3A ( SRAM0_INIT_58 ),
670 
    .INIT_3B ( SRAM0_INIT_59 ),
671 
    .INIT_3C ( SRAM0_INIT_60 ),
672 
    .INIT_3D ( SRAM0_INIT_61 ),
673 
    .INIT_3E ( SRAM0_INIT_62 ),
674 
    .INIT_3F ( SRAM0_INIT_63 ),
675 
 
676 
    .DATA_WIDTH_A ( 9 ),
677 
    .DATA_WIDTH_B ( 9 ),
678 
    .DOA_REG ( 0 ),
679 
    .DOB_REG ( 0 ),
680 
    .EN_RSTRAM_A ( "FALSE" ),
681 
    .EN_RSTRAM_B ( "FALSE" ),
682 
    .SRVAL_A ( 36'h000000000 ),
683 
    .RSTTYPE ( "SYNC" ),
684 
    .RST_PRIORITY_A ( "CE" ),
685 
    .RST_PRIORITY_B ( "CE" ),
686 
    .SIM_COLLISION_CHECK ( "ALL" ),
687 
    .SIM_DEVICE ( "SPARTAN6" ),
688 
    .INIT_A ( 36'h000000000 ),
689 
    .INIT_B ( 36'h000000000 ),
690 
    .WRITE_MODE_A ( "READ_FIRST" ),
691 
    .WRITE_MODE_B ( "READ_FIRST" ),
692 
    .SRVAL_B ( 36'h000000000 )
693 
    )
694 
  u_sram0 (
695 
    .REGCEA ( 1'd0                              ),
696 
    .CLKA   ( i_clk                             ),
697 
    .ENB    ( 1'd0                              ),
698 
    .RSTB   ( 1'd0                              ),
699 
    .CLKB   ( 1'd0                              ),
700 
    .REGCEB ( 1'd0                              ),
701 
    .RSTA   ( 1'd0                              ),
702 
    .ENA    ( 1'd1                              ),
703 
    .DIPA   ( 4'd0                              ),
704 
    .WEA    ( {wea_b0[3], wea_b0[3],
705 
               wea_b0[3], wea_b0[3]}            ),
706 
    .DOA    ( data_out_b0[3]                    ),
707 
    .ADDRA  ( {i_address[10:0], 3'd0}           ),
708 
    .ADDRB  ( 14'd0                             ),
709 
    .DIB    ( 32'd0                             ),
710 
    .DOPA   (                                   ),
711 
    .DIPB   ( 4'd0                              ),
712 
    .DOPB   (                                   ),
713 
    .DOB    (                                   ),
714 
    .WEB    ( 4'd0                              ),
715 
    .DIA    ( {24'd0, i_write_data[31:24]}      )
716 
  );
717 
 
718 
 
719 
 
720 
  RAMB16BWER #(
721 
    .INIT_00 ( SRAM1_INIT_0 ),
722 
    .INIT_01 ( SRAM1_INIT_1 ),
723 
    .INIT_02 ( SRAM1_INIT_2 ),
724 
    .INIT_03 ( SRAM1_INIT_3 ),
725 
    .INIT_04 ( SRAM1_INIT_4 ),
726 
    .INIT_05 ( SRAM1_INIT_5 ),
727 
    .INIT_06 ( SRAM1_INIT_6 ),
728 
    .INIT_07 ( SRAM1_INIT_7 ),
729 
    .INIT_08 ( SRAM1_INIT_8 ),
730 
    .INIT_09 ( SRAM1_INIT_9 ),
731 
    .INIT_0A ( SRAM1_INIT_10 ),
732 
    .INIT_0B ( SRAM1_INIT_11 ),
733 
    .INIT_0C ( SRAM1_INIT_12 ),
734 
    .INIT_0D ( SRAM1_INIT_13 ),
735 
    .INIT_0E ( SRAM1_INIT_14 ),
736 
    .INIT_0F ( SRAM1_INIT_15 ),
737 
    .INIT_10 ( SRAM1_INIT_16 ),
738 
    .INIT_11 ( SRAM1_INIT_17 ),
739 
    .INIT_12 ( SRAM1_INIT_18 ),
740 
    .INIT_13 ( SRAM1_INIT_19 ),
741 
    .INIT_14 ( SRAM1_INIT_20 ),
742 
    .INIT_15 ( SRAM1_INIT_21 ),
743 
    .INIT_16 ( SRAM1_INIT_22 ),
744 
    .INIT_17 ( SRAM1_INIT_23 ),
745 
    .INIT_18 ( SRAM1_INIT_24 ),
746 
    .INIT_19 ( SRAM1_INIT_25 ),
747 
    .INIT_1A ( SRAM1_INIT_26 ),
748 
    .INIT_1B ( SRAM1_INIT_27 ),
749 
    .INIT_1C ( SRAM1_INIT_28 ),
750 
    .INIT_1D ( SRAM1_INIT_29 ),
751 
    .INIT_1E ( SRAM1_INIT_30 ),
752 
    .INIT_1F ( SRAM1_INIT_31 ),
753 
    .INIT_20 ( SRAM1_INIT_32 ),
754 
    .INIT_21 ( SRAM1_INIT_33 ),
755 
    .INIT_22 ( SRAM1_INIT_34 ),
756 
    .INIT_23 ( SRAM1_INIT_35 ),
757 
    .INIT_24 ( SRAM1_INIT_36 ),
758 
    .INIT_25 ( SRAM1_INIT_37 ),
759 
    .INIT_26 ( SRAM1_INIT_38 ),
760 
    .INIT_27 ( SRAM1_INIT_39 ),
761 
    .INIT_28 ( SRAM1_INIT_40 ),
762 
    .INIT_29 ( SRAM1_INIT_41 ),
763 
    .INIT_2A ( SRAM1_INIT_42 ),
764 
    .INIT_2B ( SRAM1_INIT_43 ),
765 
    .INIT_2C ( SRAM1_INIT_44 ),
766 
    .INIT_2D ( SRAM1_INIT_45 ),
767 
    .INIT_2E ( SRAM1_INIT_46 ),
768 
    .INIT_2F ( SRAM1_INIT_47 ),
769 
    .INIT_30 ( SRAM1_INIT_48 ),
770 
    .INIT_31 ( SRAM1_INIT_49 ),
771 
    .INIT_32 ( SRAM1_INIT_50 ),
772 
    .INIT_33 ( SRAM1_INIT_51 ),
773 
    .INIT_34 ( SRAM1_INIT_52 ),
774 
    .INIT_35 ( SRAM1_INIT_53 ),
775 
    .INIT_36 ( SRAM1_INIT_54 ),
776 
    .INIT_37 ( SRAM1_INIT_55 ),
777 
    .INIT_38 ( SRAM1_INIT_56 ),
778 
    .INIT_39 ( SRAM1_INIT_57 ),
779 
    .INIT_3A ( SRAM1_INIT_58 ),
780 
    .INIT_3B ( SRAM1_INIT_59 ),
781 
    .INIT_3C ( SRAM1_INIT_60 ),
782 
    .INIT_3D ( SRAM1_INIT_61 ),
783 
    .INIT_3E ( SRAM1_INIT_62 ),
784 
    .INIT_3F ( SRAM1_INIT_63 ),
785 
    .DATA_WIDTH_A ( 9 ),
786 
    .DATA_WIDTH_B ( 9 ),
787 
    .DOA_REG ( 0 ),
788 
    .DOB_REG ( 0 ),
789 
    .EN_RSTRAM_A ( "FALSE" ),
790 
    .EN_RSTRAM_B ( "FALSE" ),
791 
    .SRVAL_A ( 36'h000000000 ),
792 
    .INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
793 
    .INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
794 
    .INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
795 
    .INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
796 
    .INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
797 
    .INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
798 
    .INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
799 
    .INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
800 
    .RSTTYPE ( "SYNC" ),
801 
    .RST_PRIORITY_A ( "CE" ),
802 
    .RST_PRIORITY_B ( "CE" ),
803 
    .SIM_COLLISION_CHECK ( "ALL" ),
804 
    .SIM_DEVICE ( "SPARTAN6" ),
805 
    .INIT_A ( 36'h000000000 ),
806 
    .INIT_B ( 36'h000000000 ),
807 
    .WRITE_MODE_A ( "READ_FIRST" ),
808 
    .WRITE_MODE_B ( "READ_FIRST" ),
809 
    .SRVAL_B ( 36'h000000000 )
810 
    )
811 
  u_sram1  (
812 
    .REGCEA(1'd0),
813 
    .CLKA   ( i_clk                             ),
814 
    .ENB    ( 1'd0                              ),
815 
    .RSTB   ( 1'd0                              ),
816 
    .CLKB   ( 1'd0                              ),
817 
    .REGCEB ( 1'd0                              ),
818 
    .RSTA   ( 1'd0                              ),
819 
    .ENA    ( 1'd1                              ),
820 
    .DIPA   ( 4'd0                              ),
821 
    .WEA    ({wea_b0[2], wea_b0[2],
822 
              wea_b0[2], wea_b0[2]}             ),
823 
    .DOA    ( data_out_b0[2]                    ),
824 
    .ADDRA  ( {i_address[10:0], 3'd0}           ),
825 
    .ADDRB  ( 14'd0                             ),
826 
    .DIB    ( 32'd0                             ),
827 
    .DOPA   (                                   ),
828 
    .DIPB   ( 4'd0                              ),
829 
    .DOPB   (                                   ),
830 
    .DOB    (                                   ),
831 
    .WEB    ( 4'd0                              ),
832 
    .DIA    ( {24'd0, i_write_data[23:16]}      )
833 
  );
834 
 
835 
 
836 
  RAMB16BWER #(
837 
    .INIT_00 ( SRAM2_INIT_0 ),
838 
    .INIT_01 ( SRAM2_INIT_1 ),
839 
    .INIT_02 ( SRAM2_INIT_2 ),
840 
    .INIT_03 ( SRAM2_INIT_3 ),
841 
    .INIT_04 ( SRAM2_INIT_4 ),
842 
    .INIT_05 ( SRAM2_INIT_5 ),
843 
    .INIT_06 ( SRAM2_INIT_6 ),
844 
    .INIT_07 ( SRAM2_INIT_7 ),
845 
    .INIT_08 ( SRAM2_INIT_8 ),
846 
    .INIT_09 ( SRAM2_INIT_9 ),
847 
    .INIT_0A ( SRAM2_INIT_10 ),
848 
    .INIT_0B ( SRAM2_INIT_11 ),
849 
    .INIT_0C ( SRAM2_INIT_12 ),
850 
    .INIT_0D ( SRAM2_INIT_13 ),
851 
    .INIT_0E ( SRAM2_INIT_14 ),
852 
    .INIT_0F ( SRAM2_INIT_15 ),
853 
    .INIT_10 ( SRAM2_INIT_16 ),
854 
    .INIT_11 ( SRAM2_INIT_17 ),
855 
    .INIT_12 ( SRAM2_INIT_18 ),
856 
    .INIT_13 ( SRAM2_INIT_19 ),
857 
    .INIT_14 ( SRAM2_INIT_20 ),
858 
    .INIT_15 ( SRAM2_INIT_21 ),
859 
    .INIT_16 ( SRAM2_INIT_22 ),
860 
    .INIT_17 ( SRAM2_INIT_23 ),
861 
    .INIT_18 ( SRAM2_INIT_24 ),
862 
    .INIT_19 ( SRAM2_INIT_25 ),
863 
    .INIT_1A ( SRAM2_INIT_26 ),
864 
    .INIT_1B ( SRAM2_INIT_27 ),
865 
    .INIT_1C ( SRAM2_INIT_28 ),
866 
    .INIT_1D ( SRAM2_INIT_29 ),
867 
    .INIT_1E ( SRAM2_INIT_30 ),
868 
    .INIT_1F ( SRAM2_INIT_31 ),
869 
    .INIT_20 ( SRAM2_INIT_32 ),
870 
    .INIT_21 ( SRAM2_INIT_33 ),
871 
    .INIT_22 ( SRAM2_INIT_34 ),
872 
    .INIT_23 ( SRAM2_INIT_35 ),
873 
    .INIT_24 ( SRAM2_INIT_36 ),
874 
    .INIT_25 ( SRAM2_INIT_37 ),
875 
    .INIT_26 ( SRAM2_INIT_38 ),
876 
    .INIT_27 ( SRAM2_INIT_39 ),
877 
    .INIT_28 ( SRAM2_INIT_40 ),
878 
    .INIT_29 ( SRAM2_INIT_41 ),
879 
    .INIT_2A ( SRAM2_INIT_42 ),
880 
    .INIT_2B ( SRAM2_INIT_43 ),
881 
    .INIT_2C ( SRAM2_INIT_44 ),
882 
    .INIT_2D ( SRAM2_INIT_45 ),
883 
    .INIT_2E ( SRAM2_INIT_46 ),
884 
    .INIT_2F ( SRAM2_INIT_47 ),
885 
    .INIT_30 ( SRAM2_INIT_48 ),
886 
    .INIT_31 ( SRAM2_INIT_49 ),
887 
    .INIT_32 ( SRAM2_INIT_50 ),
888 
    .INIT_33 ( SRAM2_INIT_51 ),
889 
    .INIT_34 ( SRAM2_INIT_52 ),
890 
    .INIT_35 ( SRAM2_INIT_53 ),
891 
    .INIT_36 ( SRAM2_INIT_54 ),
892 
    .INIT_37 ( SRAM2_INIT_55 ),
893 
    .INIT_38 ( SRAM2_INIT_56 ),
894 
    .INIT_39 ( SRAM2_INIT_57 ),
895 
    .INIT_3A ( SRAM2_INIT_58 ),
896 
    .INIT_3B ( SRAM2_INIT_59 ),
897 
    .INIT_3C ( SRAM2_INIT_60 ),
898 
    .INIT_3D ( SRAM2_INIT_61 ),
899 
    .INIT_3E ( SRAM2_INIT_62 ),
900 
    .INIT_3F ( SRAM2_INIT_63 ),
901 
    .DATA_WIDTH_A ( 9 ),
902 
    .DATA_WIDTH_B ( 9 ),
903 
    .DOA_REG ( 0 ),
904 
    .DOB_REG ( 0 ),
905 
    .EN_RSTRAM_A ( "FALSE" ),
906 
    .EN_RSTRAM_B ( "FALSE" ),
907 
    .SRVAL_A ( 36'h000000000 ),
908 
    .INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
909 
    .INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
910 
    .INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
911 
    .INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
912 
    .INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
913 
    .INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
914 
    .INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
915 
    .INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
916 
    .RSTTYPE ( "SYNC" ),
917 
    .RST_PRIORITY_A ( "CE" ),
918 
    .RST_PRIORITY_B ( "CE" ),
919 
    .SIM_COLLISION_CHECK ( "ALL" ),
920 
    .SIM_DEVICE ( "SPARTAN6" ),
921 
    .INIT_A ( 36'h000000000 ),
922 
    .INIT_B ( 36'h000000000 ),
923 
    .WRITE_MODE_A ( "READ_FIRST" ),
924 
    .WRITE_MODE_B ( "READ_FIRST" ),
925 
    .SRVAL_B ( 36'h000000000 )
926 
 
927 
    )
928 
  u_sram2 (
929 
    .REGCEA ( 1'd0                              ),
930 
    .CLKA   ( i_clk                             ),
931 
    .ENB    ( 1'd0                              ),
932 
    .RSTB   ( 1'd0                              ),
933 
    .CLKB   ( 1'd0                              ),
934 
    .REGCEB ( 1'd0                              ),
935 
    .RSTA   ( 1'd0                              ),
936 
    .ENA    ( 1'd1                              ),
937 
    .DIPA   ( 4'd0                              ),
938 
    .WEA    ( {wea_b0[1], wea_b0[1],
939 
               wea_b0[1], wea_b0[1]}            ),
940 
    .DOA    ( data_out_b0[1]                    ),
941 
    .ADDRA  ( {i_address[10:0], 3'd0}           ),
942 
    .ADDRB  ( 14'd0                             ),
943 
    .DIB    ( 32'd0                             ),
944 
    .DOPA   (                                   ),
945 
    .DIPB   ( 4'd0                              ),
946 
    .DOPB   (                                   ),
947 
    .DOB    (                                   ),
948 
    .WEB    ( 4'd0                              ),
949 
    .DIA    ( {24'd0, i_write_data[15:08]}      )
950 
  );
951 
 
952 
 
953 
 
954 
 
955 
  RAMB16BWER #(
956 
    .INIT_00 ( SRAM3_INIT_0 ),
957 
    .INIT_01 ( SRAM3_INIT_1 ),
958 
    .INIT_02 ( SRAM3_INIT_2 ),
959 
    .INIT_03 ( SRAM3_INIT_3 ),
960 
    .INIT_04 ( SRAM3_INIT_4 ),
961 
    .INIT_05 ( SRAM3_INIT_5 ),
962 
    .INIT_06 ( SRAM3_INIT_6 ),
963 
    .INIT_07 ( SRAM3_INIT_7 ),
964 
    .INIT_08 ( SRAM3_INIT_8 ),
965 
    .INIT_09 ( SRAM3_INIT_9 ),
966 
    .INIT_0A ( SRAM3_INIT_10 ),
967 
    .INIT_0B ( SRAM3_INIT_11 ),
968 
    .INIT_0C ( SRAM3_INIT_12 ),
969 
    .INIT_0D ( SRAM3_INIT_13 ),
970 
    .INIT_0E ( SRAM3_INIT_14 ),
971 
    .INIT_0F ( SRAM3_INIT_15 ),
972 
    .INIT_10 ( SRAM3_INIT_16 ),
973 
    .INIT_11 ( SRAM3_INIT_17 ),
974 
    .INIT_12 ( SRAM3_INIT_18 ),
975 
    .INIT_13 ( SRAM3_INIT_19 ),
976 
    .INIT_14 ( SRAM3_INIT_20 ),
977 
    .INIT_15 ( SRAM3_INIT_21 ),
978 
    .INIT_16 ( SRAM3_INIT_22 ),
979 
    .INIT_17 ( SRAM3_INIT_23 ),
980 
    .INIT_18 ( SRAM3_INIT_24 ),
981 
    .INIT_19 ( SRAM3_INIT_25 ),
982 
    .INIT_1A ( SRAM3_INIT_26 ),
983 
    .INIT_1B ( SRAM3_INIT_27 ),
984 
    .INIT_1C ( SRAM3_INIT_28 ),
985 
    .INIT_1D ( SRAM3_INIT_29 ),
986 
    .INIT_1E ( SRAM3_INIT_30 ),
987 
    .INIT_1F ( SRAM3_INIT_31 ),
988 
    .INIT_20 ( SRAM3_INIT_32 ),
989 
    .INIT_21 ( SRAM3_INIT_33 ),
990 
    .INIT_22 ( SRAM3_INIT_34 ),
991 
    .INIT_23 ( SRAM3_INIT_35 ),
992 
    .INIT_24 ( SRAM3_INIT_36 ),
993 
    .INIT_25 ( SRAM3_INIT_37 ),
994 
    .INIT_26 ( SRAM3_INIT_38 ),
995 
    .INIT_27 ( SRAM3_INIT_39 ),
996 
    .INIT_28 ( SRAM3_INIT_40 ),
997 
    .INIT_29 ( SRAM3_INIT_41 ),
998 
    .INIT_2A ( SRAM3_INIT_42 ),
999 
    .INIT_2B ( SRAM3_INIT_43 ),
1000 
    .INIT_2C ( SRAM3_INIT_44 ),
1001 
    .INIT_2D ( SRAM3_INIT_45 ),
1002 
    .INIT_2E ( SRAM3_INIT_46 ),
1003 
    .INIT_2F ( SRAM3_INIT_47 ),
1004 
    .INIT_30 ( SRAM3_INIT_48 ),
1005 
    .INIT_31 ( SRAM3_INIT_49 ),
1006 
    .INIT_32 ( SRAM3_INIT_50 ),
1007 
    .INIT_33 ( SRAM3_INIT_51 ),
1008 
    .INIT_34 ( SRAM3_INIT_52 ),
1009 
    .INIT_35 ( SRAM3_INIT_53 ),
1010 
    .INIT_36 ( SRAM3_INIT_54 ),
1011 
    .INIT_37 ( SRAM3_INIT_55 ),
1012 
    .INIT_38 ( SRAM3_INIT_56 ),
1013 
    .INIT_39 ( SRAM3_INIT_57 ),
1014 
    .INIT_3A ( SRAM3_INIT_58 ),
1015 
    .INIT_3B ( SRAM3_INIT_59 ),
1016 
    .INIT_3C ( SRAM3_INIT_60 ),
1017 
    .INIT_3D ( SRAM3_INIT_61 ),
1018 
    .INIT_3E ( SRAM3_INIT_62 ),
1019 
    .INIT_3F ( SRAM3_INIT_63 ),
1020 
    .DATA_WIDTH_A ( 9 ),
1021 
    .DATA_WIDTH_B ( 9 ),
1022 
    .DOA_REG ( 0 ),
1023 
    .DOB_REG ( 0 ),
1024 
    .EN_RSTRAM_A ( "FALSE" ),
1025 
    .EN_RSTRAM_B ( "FALSE" ),
1026 
    .SRVAL_A ( 36'h000000000 ),
1027 
    .INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1028 
    .INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1029 
    .INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1030 
    .INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1031 
    .INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1032 
    .INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1033 
    .INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1034 
    .INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1035 
    .RSTTYPE ( "SYNC" ),
1036 
    .RST_PRIORITY_A ( "CE" ),
1037 
    .RST_PRIORITY_B ( "CE" ),
1038 
    .SIM_COLLISION_CHECK ( "ALL" ),
1039 
    .SIM_DEVICE ( "SPARTAN6" ),
1040 
    .INIT_A ( 36'h000000000 ),
1041 
    .INIT_B ( 36'h000000000 ),
1042 
    .WRITE_MODE_A ( "READ_FIRST" ),
1043 
    .WRITE_MODE_B ( "READ_FIRST" ),
1044 
    .SRVAL_B ( 36'h000000000 )
1045 
    )
1046 
  u_sram3  (
1047 
    .REGCEA ( 1'd0                              ),
1048 
    .CLKA   ( i_clk                             ),
1049 
    .ENB    ( 1'd0                              ),
1050 
    .RSTB   ( 1'd0                              ),
1051 
    .CLKB   ( 1'd0                              ),
1052 
    .REGCEB ( 1'd0                              ),
1053 
    .RSTA   ( 1'd0                              ),
1054 
    .ENA    ( 1'd1                              ),
1055 
    .WEA    ({wea_b0[0], wea_b0[0],
1056 
              wea_b0[0], wea_b0[0]}             ),
1057 
    .DOA    ( data_out_b0[0]                    ),
1058 
    .ADDRA  ({i_address[10:0], 3'd0}            ),
1059 
    .ADDRB  ( 14'd0                             ),
1060 
    .DIA    ( {24'd0, i_write_data[7:0]}        ),
1061 
    .DIB    ( 32'd0                             ),
1062 
    .DIPA   ( 4'd0                              ),
1063 
    .DIPB   ( 4'd0                              ),
1064 
    .DOPA   (                                   ),
1065 
    .DOPB   (                                   ),
1066 
    .DOB    (                                   ),
1067 
    .WEB    ( 4'd0                              )
1068 
  );
1069 
 
1070 
 
1071 
 
1072 
// -----------------------------------------
1073 
// Bank 1 - second 8kb block
1074 
// -----------------------------------------
1075 
  RAMB16BWER #(
1076 
    .INIT_00 ( SRAM4_INIT_0 ),
1077 
    .INIT_01 ( SRAM4_INIT_1 ),
1078 
    .INIT_02 ( SRAM4_INIT_2 ),
1079 
    .INIT_03 ( SRAM4_INIT_3 ),
1080 
    .INIT_04 ( SRAM4_INIT_4 ),
1081 
    .INIT_05 ( SRAM4_INIT_5 ),
1082 
    .INIT_06 ( SRAM4_INIT_6 ),
1083 
    .INIT_07 ( SRAM4_INIT_7 ),
1084 
    .INIT_08 ( SRAM4_INIT_8 ),
1085 
    .INIT_09 ( SRAM4_INIT_9 ),
1086 
    .INIT_0A ( SRAM4_INIT_10 ),
1087 
    .INIT_0B ( SRAM4_INIT_11 ),
1088 
    .INIT_0C ( SRAM4_INIT_12 ),
1089 
    .INIT_0D ( SRAM4_INIT_13 ),
1090 
    .INIT_0E ( SRAM4_INIT_14 ),
1091 
    .INIT_0F ( SRAM4_INIT_15 ),
1092 
    .INIT_10 ( SRAM4_INIT_16 ),
1093 
    .INIT_11 ( SRAM4_INIT_17 ),
1094 
    .INIT_12 ( SRAM4_INIT_18 ),
1095 
    .INIT_13 ( SRAM4_INIT_19 ),
1096 
    .INIT_14 ( SRAM4_INIT_20 ),
1097 
    .INIT_15 ( SRAM4_INIT_21 ),
1098 
    .INIT_16 ( SRAM4_INIT_22 ),
1099 
    .INIT_17 ( SRAM4_INIT_23 ),
1100 
    .INIT_18 ( SRAM4_INIT_24 ),
1101 
    .INIT_19 ( SRAM4_INIT_25 ),
1102 
    .INIT_1A ( SRAM4_INIT_26 ),
1103 
    .INIT_1B ( SRAM4_INIT_27 ),
1104 
    .INIT_1C ( SRAM4_INIT_28 ),
1105 
    .INIT_1D ( SRAM4_INIT_29 ),
1106 
    .INIT_1E ( SRAM4_INIT_30 ),
1107 
    .INIT_1F ( SRAM4_INIT_31 ),
1108 
    .INIT_20 ( SRAM4_INIT_32 ),
1109 
    .INIT_21 ( SRAM4_INIT_33 ),
1110 
    .INIT_22 ( SRAM4_INIT_34 ),
1111 
    .INIT_23 ( SRAM4_INIT_35 ),
1112 
    .INIT_24 ( SRAM4_INIT_36 ),
1113 
    .INIT_25 ( SRAM4_INIT_37 ),
1114 
    .INIT_26 ( SRAM4_INIT_38 ),
1115 
    .INIT_27 ( SRAM4_INIT_39 ),
1116 
    .INIT_28 ( SRAM4_INIT_40 ),
1117 
    .INIT_29 ( SRAM4_INIT_41 ),
1118 
    .INIT_2A ( SRAM4_INIT_42 ),
1119 
    .INIT_2B ( SRAM4_INIT_43 ),
1120 
    .INIT_2C ( SRAM4_INIT_44 ),
1121 
    .INIT_2D ( SRAM4_INIT_45 ),
1122 
    .INIT_2E ( SRAM4_INIT_46 ),
1123 
    .INIT_2F ( SRAM4_INIT_47 ),
1124 
    .INIT_30 ( SRAM4_INIT_48 ),
1125 
    .INIT_31 ( SRAM4_INIT_49 ),
1126 
    .INIT_32 ( SRAM4_INIT_50 ),
1127 
    .INIT_33 ( SRAM4_INIT_51 ),
1128 
    .INIT_34 ( SRAM4_INIT_52 ),
1129 
    .INIT_35 ( SRAM4_INIT_53 ),
1130 
    .INIT_36 ( SRAM4_INIT_54 ),
1131 
    .INIT_37 ( SRAM4_INIT_55 ),
1132 
    .INIT_38 ( SRAM4_INIT_56 ),
1133 
    .INIT_39 ( SRAM4_INIT_57 ),
1134 
    .INIT_3A ( SRAM4_INIT_58 ),
1135 
    .INIT_3B ( SRAM4_INIT_59 ),
1136 
    .INIT_3C ( SRAM4_INIT_60 ),
1137 
    .INIT_3D ( SRAM4_INIT_61 ),
1138 
    .INIT_3E ( SRAM4_INIT_62 ),
1139 
    .INIT_3F ( SRAM4_INIT_63 ),
1140 
 
1141 
    .DATA_WIDTH_A ( 9 ),
1142 
    .DATA_WIDTH_B ( 9 ),
1143 
    .DOA_REG ( 0 ),
1144 
    .DOB_REG ( 0 ),
1145 
    .EN_RSTRAM_A ( "FALSE" ),
1146 
    .EN_RSTRAM_B ( "FALSE" ),
1147 
    .SRVAL_A ( 36'h000000000 ),
1148 
    .RSTTYPE ( "SYNC" ),
1149 
    .RST_PRIORITY_A ( "CE" ),
1150 
    .RST_PRIORITY_B ( "CE" ),
1151 
    .SIM_COLLISION_CHECK ( "ALL" ),
1152 
    .SIM_DEVICE ( "SPARTAN6" ),
1153 
    .INIT_A ( 36'h000000000 ),
1154 
    .INIT_B ( 36'h000000000 ),
1155 
    .WRITE_MODE_A ( "READ_FIRST" ),
1156 
    .WRITE_MODE_B ( "READ_FIRST" ),
1157 
    .SRVAL_B ( 36'h000000000 )
1158 
    )
1159 
  u_sram4 (
1160 
    .REGCEA ( 1'd0                              ),
1161 
    .CLKA   ( i_clk                             ),
1162 
    .ENB    ( 1'd0                              ),
1163 
    .RSTB   ( 1'd0                              ),
1164 
    .CLKB   ( 1'd0                              ),
1165 
    .REGCEB ( 1'd0                              ),
1166 
    .RSTA   ( 1'd0                              ),
1167 
    .ENA    ( 1'd1                              ),
1168 
    .DIPA   ( 4'd0                              ),
1169 
    .WEA    ( {wea_b1[3], wea_b1[3],
1170 
               wea_b1[3], wea_b1[3]}            ),
1171 
    .DOA    ( data_out_b1[3]                    ),
1172 
    .ADDRA  ( {i_address[10:0], 3'd0}           ),
1173 
    .ADDRB  ( 14'd0                             ),
1174 
    .DIB    ( 32'd0                             ),
1175 
    .DOPA   (                                   ),
1176 
    .DIPB   ( 4'd0                              ),
1177 
    .DOPB   (                                   ),
1178 
    .DOB    (                                   ),
1179 
    .WEB    ( 4'd0                              ),
1180 
    .DIA    ( {24'd0, i_write_data[31:24]}      )
1181 
  );
1182 
 
1183 
 
1184 
 
1185 
  RAMB16BWER #(
1186 
    .INIT_00 ( SRAM5_INIT_0 ),
1187 
    .INIT_01 ( SRAM5_INIT_1 ),
1188 
    .INIT_02 ( SRAM5_INIT_2 ),
1189 
    .INIT_03 ( SRAM5_INIT_3 ),
1190 
    .INIT_04 ( SRAM5_INIT_4 ),
1191 
    .INIT_05 ( SRAM5_INIT_5 ),
1192 
    .INIT_06 ( SRAM5_INIT_6 ),
1193 
    .INIT_07 ( SRAM5_INIT_7 ),
1194 
    .INIT_08 ( SRAM5_INIT_8 ),
1195 
    .INIT_09 ( SRAM5_INIT_9 ),
1196 
    .INIT_0A ( SRAM5_INIT_10 ),
1197 
    .INIT_0B ( SRAM5_INIT_11 ),
1198 
    .INIT_0C ( SRAM5_INIT_12 ),
1199 
    .INIT_0D ( SRAM5_INIT_13 ),
1200 
    .INIT_0E ( SRAM5_INIT_14 ),
1201 
    .INIT_0F ( SRAM5_INIT_15 ),
1202 
    .INIT_10 ( SRAM5_INIT_16 ),
1203 
    .INIT_11 ( SRAM5_INIT_17 ),
1204 
    .INIT_12 ( SRAM5_INIT_18 ),
1205 
    .INIT_13 ( SRAM5_INIT_19 ),
1206 
    .INIT_14 ( SRAM5_INIT_20 ),
1207 
    .INIT_15 ( SRAM5_INIT_21 ),
1208 
    .INIT_16 ( SRAM5_INIT_22 ),
1209 
    .INIT_17 ( SRAM5_INIT_23 ),
1210 
    .INIT_18 ( SRAM5_INIT_24 ),
1211 
    .INIT_19 ( SRAM5_INIT_25 ),
1212 
    .INIT_1A ( SRAM5_INIT_26 ),
1213 
    .INIT_1B ( SRAM5_INIT_27 ),
1214 
    .INIT_1C ( SRAM5_INIT_28 ),
1215 
    .INIT_1D ( SRAM5_INIT_29 ),
1216 
    .INIT_1E ( SRAM5_INIT_30 ),
1217 
    .INIT_1F ( SRAM5_INIT_31 ),
1218 
    .INIT_20 ( SRAM5_INIT_32 ),
1219 
    .INIT_21 ( SRAM5_INIT_33 ),
1220 
    .INIT_22 ( SRAM5_INIT_34 ),
1221 
    .INIT_23 ( SRAM5_INIT_35 ),
1222 
    .INIT_24 ( SRAM5_INIT_36 ),
1223 
    .INIT_25 ( SRAM5_INIT_37 ),
1224 
    .INIT_26 ( SRAM5_INIT_38 ),
1225 
    .INIT_27 ( SRAM5_INIT_39 ),
1226 
    .INIT_28 ( SRAM5_INIT_40 ),
1227 
    .INIT_29 ( SRAM5_INIT_41 ),
1228 
    .INIT_2A ( SRAM5_INIT_42 ),
1229 
    .INIT_2B ( SRAM5_INIT_43 ),
1230 
    .INIT_2C ( SRAM5_INIT_44 ),
1231 
    .INIT_2D ( SRAM5_INIT_45 ),
1232 
    .INIT_2E ( SRAM5_INIT_46 ),
1233 
    .INIT_2F ( SRAM5_INIT_47 ),
1234 
    .INIT_30 ( SRAM5_INIT_48 ),
1235 
    .INIT_31 ( SRAM5_INIT_49 ),
1236 
    .INIT_32 ( SRAM5_INIT_50 ),
1237 
    .INIT_33 ( SRAM5_INIT_51 ),
1238 
    .INIT_34 ( SRAM5_INIT_52 ),
1239 
    .INIT_35 ( SRAM5_INIT_53 ),
1240 
    .INIT_36 ( SRAM5_INIT_54 ),
1241 
    .INIT_37 ( SRAM5_INIT_55 ),
1242 
    .INIT_38 ( SRAM5_INIT_56 ),
1243 
    .INIT_39 ( SRAM5_INIT_57 ),
1244 
    .INIT_3A ( SRAM5_INIT_58 ),
1245 
    .INIT_3B ( SRAM5_INIT_59 ),
1246 
    .INIT_3C ( SRAM5_INIT_60 ),
1247 
    .INIT_3D ( SRAM5_INIT_61 ),
1248 
    .INIT_3E ( SRAM5_INIT_62 ),
1249 
    .INIT_3F ( SRAM5_INIT_63 ),
1250 
    .DATA_WIDTH_A ( 9 ),
1251 
    .DATA_WIDTH_B ( 9 ),
1252 
    .DOA_REG ( 0 ),
1253 
    .DOB_REG ( 0 ),
1254 
    .EN_RSTRAM_A ( "FALSE" ),
1255 
    .EN_RSTRAM_B ( "FALSE" ),
1256 
    .SRVAL_A ( 36'h000000000 ),
1257 
    .INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1258 
    .INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1259 
    .INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1260 
    .INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1261 
    .INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1262 
    .INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1263 
    .INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1264 
    .INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1265 
    .RSTTYPE ( "SYNC" ),
1266 
    .RST_PRIORITY_A ( "CE" ),
1267 
    .RST_PRIORITY_B ( "CE" ),
1268 
    .SIM_COLLISION_CHECK ( "ALL" ),
1269 
    .SIM_DEVICE ( "SPARTAN6" ),
1270 
    .INIT_A ( 36'h000000000 ),
1271 
    .INIT_B ( 36'h000000000 ),
1272 
    .WRITE_MODE_A ( "READ_FIRST" ),
1273 
    .WRITE_MODE_B ( "READ_FIRST" ),
1274 
    .SRVAL_B ( 36'h000000000 )
1275 
    )
1276 
  u_sram5  (
1277 
    .REGCEA(1'd0),
1278 
    .CLKA   ( i_clk                             ),
1279 
    .ENB    ( 1'd0                              ),
1280 
    .RSTB   ( 1'd0                              ),
1281 
    .CLKB   ( 1'd0                              ),
1282 
    .REGCEB ( 1'd0                              ),
1283 
    .RSTA   ( 1'd0                              ),
1284 
    .ENA    ( 1'd1                              ),
1285 
    .DIPA   ( 4'd0                              ),
1286 
    .WEA    ({wea_b1[2], wea_b1[2],
1287 
              wea_b1[2], wea_b1[2]}             ),
1288 
    .DOA    ( data_out_b1[2]                    ),
1289 
    .ADDRA  ( {i_address[10:0], 3'd0}           ),
1290 
    .ADDRB  ( 14'd0                             ),
1291 
    .DIB    ( 32'd0                             ),
1292 
    .DOPA   (                                   ),
1293 
    .DIPB   ( 4'd0                              ),
1294 
    .DOPB   (                                   ),
1295 
    .DOB    (                                   ),
1296 
    .WEB    ( 4'd0                              ),
1297 
    .DIA    ( {24'd0, i_write_data[23:16]}      )
1298 
  );
1299 
 
1300 
 
1301 
  RAMB16BWER #(
1302 
    .INIT_00 ( SRAM6_INIT_0 ),
1303 
    .INIT_01 ( SRAM6_INIT_1 ),
1304 
    .INIT_02 ( SRAM6_INIT_2 ),
1305 
    .INIT_03 ( SRAM6_INIT_3 ),
1306 
    .INIT_04 ( SRAM6_INIT_4 ),
1307 
    .INIT_05 ( SRAM6_INIT_5 ),
1308 
    .INIT_06 ( SRAM6_INIT_6 ),
1309 
    .INIT_07 ( SRAM6_INIT_7 ),
1310 
    .INIT_08 ( SRAM6_INIT_8 ),
1311 
    .INIT_09 ( SRAM6_INIT_9 ),
1312 
    .INIT_0A ( SRAM6_INIT_10 ),
1313 
    .INIT_0B ( SRAM6_INIT_11 ),
1314 
    .INIT_0C ( SRAM6_INIT_12 ),
1315 
    .INIT_0D ( SRAM6_INIT_13 ),
1316 
    .INIT_0E ( SRAM6_INIT_14 ),
1317 
    .INIT_0F ( SRAM6_INIT_15 ),
1318 
    .INIT_10 ( SRAM6_INIT_16 ),
1319 
    .INIT_11 ( SRAM6_INIT_17 ),
1320 
    .INIT_12 ( SRAM6_INIT_18 ),
1321 
    .INIT_13 ( SRAM6_INIT_19 ),
1322 
    .INIT_14 ( SRAM6_INIT_20 ),
1323 
    .INIT_15 ( SRAM6_INIT_21 ),
1324 
    .INIT_16 ( SRAM6_INIT_22 ),
1325 
    .INIT_17 ( SRAM6_INIT_23 ),
1326 
    .INIT_18 ( SRAM6_INIT_24 ),
1327 
    .INIT_19 ( SRAM6_INIT_25 ),
1328 
    .INIT_1A ( SRAM6_INIT_26 ),
1329 
    .INIT_1B ( SRAM6_INIT_27 ),
1330 
    .INIT_1C ( SRAM6_INIT_28 ),
1331 
    .INIT_1D ( SRAM6_INIT_29 ),
1332 
    .INIT_1E ( SRAM6_INIT_30 ),
1333 
    .INIT_1F ( SRAM6_INIT_31 ),
1334 
    .INIT_20 ( SRAM6_INIT_32 ),
1335 
    .INIT_21 ( SRAM6_INIT_33 ),
1336 
    .INIT_22 ( SRAM6_INIT_34 ),
1337 
    .INIT_23 ( SRAM6_INIT_35 ),
1338 
    .INIT_24 ( SRAM6_INIT_36 ),
1339 
    .INIT_25 ( SRAM6_INIT_37 ),
1340 
    .INIT_26 ( SRAM6_INIT_38 ),
1341 
    .INIT_27 ( SRAM6_INIT_39 ),
1342 
    .INIT_28 ( SRAM6_INIT_40 ),
1343 
    .INIT_29 ( SRAM6_INIT_41 ),
1344 
    .INIT_2A ( SRAM6_INIT_42 ),
1345 
    .INIT_2B ( SRAM6_INIT_43 ),
1346 
    .INIT_2C ( SRAM6_INIT_44 ),
1347 
    .INIT_2D ( SRAM6_INIT_45 ),
1348 
    .INIT_2E ( SRAM6_INIT_46 ),
1349 
    .INIT_2F ( SRAM6_INIT_47 ),
1350 
    .INIT_30 ( SRAM6_INIT_48 ),
1351 
    .INIT_31 ( SRAM6_INIT_49 ),
1352 
    .INIT_32 ( SRAM6_INIT_50 ),
1353 
    .INIT_33 ( SRAM6_INIT_51 ),
1354 
    .INIT_34 ( SRAM6_INIT_52 ),
1355 
    .INIT_35 ( SRAM6_INIT_53 ),
1356 
    .INIT_36 ( SRAM6_INIT_54 ),
1357 
    .INIT_37 ( SRAM6_INIT_55 ),
1358 
    .INIT_38 ( SRAM6_INIT_56 ),
1359 
    .INIT_39 ( SRAM6_INIT_57 ),
1360 
    .INIT_3A ( SRAM6_INIT_58 ),
1361 
    .INIT_3B ( SRAM6_INIT_59 ),
1362 
    .INIT_3C ( SRAM6_INIT_60 ),
1363 
    .INIT_3D ( SRAM6_INIT_61 ),
1364 
    .INIT_3E ( SRAM6_INIT_62 ),
1365 
    .INIT_3F ( SRAM6_INIT_63 ),
1366 
    .DATA_WIDTH_A ( 9 ),
1367 
    .DATA_WIDTH_B ( 9 ),
1368 
    .DOA_REG ( 0 ),
1369 
    .DOB_REG ( 0 ),
1370 
    .EN_RSTRAM_A ( "FALSE" ),
1371 
    .EN_RSTRAM_B ( "FALSE" ),
1372 
    .SRVAL_A ( 36'h000000000 ),
1373 
    .INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1374 
    .INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1375 
    .INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1376 
    .INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1377 
    .INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1378 
    .INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1379 
    .INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1380 
    .INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1381 
    .RSTTYPE ( "SYNC" ),
1382 
    .RST_PRIORITY_A ( "CE" ),
1383 
    .RST_PRIORITY_B ( "CE" ),
1384 
    .SIM_COLLISION_CHECK ( "ALL" ),
1385 
    .SIM_DEVICE ( "SPARTAN6" ),
1386 
    .INIT_A ( 36'h000000000 ),
1387 
    .INIT_B ( 36'h000000000 ),
1388 
    .WRITE_MODE_A ( "READ_FIRST" ),
1389 
    .WRITE_MODE_B ( "READ_FIRST" ),
1390 
    .SRVAL_B ( 36'h000000000 )
1391 
 
1392 
    )
1393 
  u_sram6 (
1394 
    .REGCEA ( 1'd0                              ),
1395 
    .CLKA   ( i_clk                             ),
1396 
    .ENB    ( 1'd0                              ),
1397 
    .RSTB   ( 1'd0                              ),
1398 
    .CLKB   ( 1'd0                              ),
1399 
    .REGCEB ( 1'd0                              ),
1400 
    .RSTA   ( 1'd0                              ),
1401 
    .ENA    ( 1'd1                              ),
1402 
    .DIPA   ( 4'd0                              ),
1403 
    .WEA    ( {wea_b1[1], wea_b1[1],
1404 
               wea_b1[1], wea_b1[1]}            ),
1405 
    .DOA    ( data_out_b1[1]                    ),
1406 
    .ADDRA  ( {i_address[10:0], 3'd0}           ),
1407 
    .ADDRB  ( 14'd0                             ),
1408 
    .DIB    ( 32'd0                             ),
1409 
    .DOPA   (                                   ),
1410 
    .DIPB   ( 4'd0                              ),
1411 
    .DOPB   (                                   ),
1412 
    .DOB    (                                   ),
1413 
    .WEB    ( 4'd0                              ),
1414 
    .DIA    ( {24'd0, i_write_data[15:08]}      )
1415 
  );
1416 
 
1417 
 
1418 
 
1419 
 
1420 
  RAMB16BWER #(
1421 
    .INIT_00 ( SRAM7_INIT_0 ),
1422 
    .INIT_01 ( SRAM7_INIT_1 ),
1423 
    .INIT_02 ( SRAM7_INIT_2 ),
1424 
    .INIT_03 ( SRAM7_INIT_3 ),
1425 
    .INIT_04 ( SRAM7_INIT_4 ),
1426 
    .INIT_05 ( SRAM7_INIT_5 ),
1427 
    .INIT_06 ( SRAM7_INIT_6 ),
1428 
    .INIT_07 ( SRAM7_INIT_7 ),
1429 
    .INIT_08 ( SRAM7_INIT_8 ),
1430 
    .INIT_09 ( SRAM7_INIT_9 ),
1431 
    .INIT_0A ( SRAM7_INIT_10 ),
1432 
    .INIT_0B ( SRAM7_INIT_11 ),
1433 
    .INIT_0C ( SRAM7_INIT_12 ),
1434 
    .INIT_0D ( SRAM7_INIT_13 ),
1435 
    .INIT_0E ( SRAM7_INIT_14 ),
1436 
    .INIT_0F ( SRAM7_INIT_15 ),
1437 
    .INIT_10 ( SRAM7_INIT_16 ),
1438 
    .INIT_11 ( SRAM7_INIT_17 ),
1439 
    .INIT_12 ( SRAM7_INIT_18 ),
1440 
    .INIT_13 ( SRAM7_INIT_19 ),
1441 
    .INIT_14 ( SRAM7_INIT_20 ),
1442 
    .INIT_15 ( SRAM7_INIT_21 ),
1443 
    .INIT_16 ( SRAM7_INIT_22 ),
1444 
    .INIT_17 ( SRAM7_INIT_23 ),
1445 
    .INIT_18 ( SRAM7_INIT_24 ),
1446 
    .INIT_19 ( SRAM7_INIT_25 ),
1447 
    .INIT_1A ( SRAM7_INIT_26 ),
1448 
    .INIT_1B ( SRAM7_INIT_27 ),
1449 
    .INIT_1C ( SRAM7_INIT_28 ),
1450 
    .INIT_1D ( SRAM7_INIT_29 ),
1451 
    .INIT_1E ( SRAM7_INIT_30 ),
1452 
    .INIT_1F ( SRAM7_INIT_31 ),
1453 
    .INIT_20 ( SRAM7_INIT_32 ),
1454 
    .INIT_21 ( SRAM7_INIT_33 ),
1455 
    .INIT_22 ( SRAM7_INIT_34 ),
1456 
    .INIT_23 ( SRAM7_INIT_35 ),
1457 
    .INIT_24 ( SRAM7_INIT_36 ),
1458 
    .INIT_25 ( SRAM7_INIT_37 ),
1459 
    .INIT_26 ( SRAM7_INIT_38 ),
1460 
    .INIT_27 ( SRAM7_INIT_39 ),
1461 
    .INIT_28 ( SRAM7_INIT_40 ),
1462 
    .INIT_29 ( SRAM7_INIT_41 ),
1463 
    .INIT_2A ( SRAM7_INIT_42 ),
1464 
    .INIT_2B ( SRAM7_INIT_43 ),
1465 
    .INIT_2C ( SRAM7_INIT_44 ),
1466 
    .INIT_2D ( SRAM7_INIT_45 ),
1467 
    .INIT_2E ( SRAM7_INIT_46 ),
1468 
    .INIT_2F ( SRAM7_INIT_47 ),
1469 
    .INIT_30 ( SRAM7_INIT_48 ),
1470 
    .INIT_31 ( SRAM7_INIT_49 ),
1471 
    .INIT_32 ( SRAM7_INIT_50 ),
1472 
    .INIT_33 ( SRAM7_INIT_51 ),
1473 
    .INIT_34 ( SRAM7_INIT_52 ),
1474 
    .INIT_35 ( SRAM7_INIT_53 ),
1475 
    .INIT_36 ( SRAM7_INIT_54 ),
1476 
    .INIT_37 ( SRAM7_INIT_55 ),
1477 
    .INIT_38 ( SRAM7_INIT_56 ),
1478 
    .INIT_39 ( SRAM7_INIT_57 ),
1479 
    .INIT_3A ( SRAM7_INIT_58 ),
1480 
    .INIT_3B ( SRAM7_INIT_59 ),
1481 
    .INIT_3C ( SRAM7_INIT_60 ),
1482 
    .INIT_3D ( SRAM7_INIT_61 ),
1483 
    .INIT_3E ( SRAM7_INIT_62 ),
1484 
    .INIT_3F ( SRAM7_INIT_63 ),
1485 
    .DATA_WIDTH_A ( 9 ),
1486 
    .DATA_WIDTH_B ( 9 ),
1487 
    .DOA_REG ( 0 ),
1488 
    .DOB_REG ( 0 ),
1489 
    .EN_RSTRAM_A ( "FALSE" ),
1490 
    .EN_RSTRAM_B ( "FALSE" ),
1491 
    .SRVAL_A ( 36'h000000000 ),
1492 
    .INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1493 
    .INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1494 
    .INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1495 
    .INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1496 
    .INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1497 
    .INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1498 
    .INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1499 
    .INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
1500 
    .RSTTYPE ( "SYNC" ),
1501 
    .RST_PRIORITY_A ( "CE" ),
1502 
    .RST_PRIORITY_B ( "CE" ),
1503 
    .SIM_COLLISION_CHECK ( "ALL" ),
1504 
    .SIM_DEVICE ( "SPARTAN6" ),
1505 
    .INIT_A ( 36'h000000000 ),
1506 
    .INIT_B ( 36'h000000000 ),
1507 
    .WRITE_MODE_A ( "READ_FIRST" ),
1508 
    .WRITE_MODE_B ( "READ_FIRST" ),
1509 
    .SRVAL_B ( 36'h000000000 )
1510 
    )
1511 
  u_sram7  (
1512 
    .REGCEA ( 1'd0                              ),
1513 
    .CLKA   ( i_clk                             ),
1514 
    .ENB    ( 1'd0                              ),
1515 
    .RSTB   ( 1'd0                              ),
1516 
    .CLKB   ( 1'd0                              ),
1517 
    .REGCEB ( 1'd0                              ),
1518 
    .RSTA   ( 1'd0                              ),
1519 
    .ENA    ( 1'd1                              ),
1520 
    .WEA    ({wea_b1[0], wea_b1[0],
1521 
              wea_b1[0], wea_b1[0]}             ),
1522 
    .DOA    ( data_out_b1[0]                    ),
1523 
    .ADDRA  ({i_address[10:0], 3'd0}            ),
1524 
    .ADDRB  ( 14'd0                             ),
1525 
    .DIA    ( {24'd0, i_write_data[7:0]}        ),
1526 
    .DIB    ( 32'd0                             ),
1527 
    .DIPA   ( 4'd0                              ),
1528 
    .DIPB   ( 4'd0                              ),
1529 
    .DOPA   (                                   ),
1530 
    .DOPB   (                                   ),
1531 
    .DOB    (                                   ),
1532 
    .WEB    ( 4'd0                              )
1533 
  );
1534 
 
1535 
endmodule

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.