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[/] [csa/] [trunk/] [quartus10/] [csa_fpga.v] - Blame information for rev 51

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// this file is the test circuit
// author: Simom Panti
//
 
 
module csa_fpga(
                          output              bell
                        , input               clk
                        , input               rst
                        , input               flaga
                        , input               flagb
                        , input               flagc
                        , output              slcs
                        , output              pktend
                        , output reg          sloe
                        , output reg          slwr
                        , output reg          slrd
                        , output reg [ 1:0]   fifoadr
                        , inout      [15:0]   fd
                        , input               ifclk
                     //   , output     [ 7:0]   led
                        , output     [ 3:0]   ledseg
                        , output     [ 7:0]   seg_d
             );
 
 
        wire usbclk = ifclk;
 
        assign bell = 1'h1;
 
 
        reg [15:0] data_r;
        wire ep2_busy;
        wire ep6_f;
        wire [15:0] ep6_data;
 
        always @(posedge usbclk)
                if(~ep2_busy)
                        data_r<= data_r + 16'h1;
 
        ////////////////////////////////////////////////////////////////////////////////
        // led segement control
        ////////////////////////////////////////////////////////////////////////////////
 
        ledseg_cnt ledseg_cnt(
                         .clk      (usbclk)
                       , .rst      (rst)
                       , .data     (data_r)
                       , .seg      (ledseg)
                       , .segd     (seg_d)
                        );
 
        ////////////////////////////////////////////////////////////////////////////////
        // usb interface
        ////////////////////////////////////////////////////////////////////////////////
 
        usb_cnt usb_cnt(
                         .clk     (usbclk)
                       , .pktend  (pktend)
                       , .sloe    (sloe)
                       , .slwr    (slwr)
                       , .slcs    (slcs)
                       , .slrd    (slrd)
                       , .fifoadr (fifoadr)
                       , .fd      (fd)
                       , .ep2_t   (flagc)
                       , .ep2_busy(ep2_busy)
                       , .ep2_wr  (data_r[0])
                       , .ep2_data(data_r)
                       , .ep6_t   (flaga)
                       , .ep6_f   (ep6_f)
                       , .ep6_data(ep6_data)
                       , .ep8_t   (flagb)
                       , .ep8_f   ()
                       , .ep8_data()
                        );
 
 
        ////////////////////////////////////////////////////////////////////////////////
        // csa decrypt module
        ////////////////////////////////////////////////////////////////////////////////
        decrypt csa_decrypt(
                                 . clk            (usbclk)
                                ,. rst            (rst)
                                ,. ck             (64'h0000000000000000)
                                ,. key_en         (1'h0)
                                ,. even_odd       (1'h0)
                                ,. en             (ep6_f)
                                ,. encrypted      (ep6_data[7:0])
                                ,. decrypted      ()
                                ,. valid        ()
                    );
 
 
endmodule
 

Line No.	Rev	Author	Line
1	28	simon111
2
3			`// this file is the test circuit`
4			`// author: Simom Panti`
5			`//`
6
7
8			`module csa_fpga(`
9			`output bell`
10			`, input clk`
11			`, input rst`
12			`, input flaga`
13			`, input flagb`
14			`, input flagc`
15			`, output slcs`
16			`, output pktend`
17			`, output reg sloe`
18			`, output reg slwr`
19			`, output reg slrd`
20			`, output reg [ 1:0] fifoadr`
21			`, inout [15:0] fd`
22			`, input ifclk`
23	44	simon111	`// , output [ 7:0] led`
24	28	simon111	`, output [ 3:0] ledseg`
25			`, output [ 7:0] seg_d`
26			`);`
27
28
29			`wire usbclk = ifclk;`
30
31			`assign bell = 1'h1;`
32
33
34	39	simon111	`reg [15:0] data_r;`
35			`wire ep2_busy;`
36	44	simon111	`wire ep6_f;`
37			`wire [15:0] ep6_data;`
38	39	simon111
39			`always @(posedge usbclk)`
40			`if(~ep2_busy)`
41			`data_r<= data_r + 16'h1;`
42
43	28	simon111	`////////////////////////////////////////////////////////////////////////////////`
44	33	simon111	`// led segement control`
45	28	simon111	`////////////////////////////////////////////////////////////////////////////////`
46
47	33	simon111	`ledseg_cnt ledseg_cnt(`
48	28	simon111	`.clk (usbclk)`
49			`, .rst (rst)`
50	39	simon111	`, .data (data_r)`
51	28	simon111	`, .seg (ledseg)`
52			`, .segd (seg_d)`
53			`);`
54
55			`////////////////////////////////////////////////////////////////////////////////`
56			`// usb interface`
57			`////////////////////////////////////////////////////////////////////////////////`
58
59	39	simon111	`usb_cnt usb_cnt(`
60			`.clk (usbclk)`
61			`, .pktend (pktend)`
62			`, .sloe (sloe)`
63			`, .slwr (slwr)`
64			`, .slcs (slcs)`
65			`, .slrd (slrd)`
66			`, .fifoadr (fifoadr)`
67			`, .fd (fd)`
68			`, .ep2_t (flagc)`
69			`, .ep2_busy(ep2_busy)`
70			`, .ep2_wr (data_r[0])`
71			`, .ep2_data(data_r)`
72			`, .ep6_t (flaga)`
73	44	simon111	`, .ep6_f (ep6_f)`
74			`, .ep6_data(ep6_data)`
75	39	simon111	`, .ep8_t (flagb)`
76			`, .ep8_f ()`
77			`, .ep8_data()`
78			`);`
79	28	simon111
80
81			`////////////////////////////////////////////////////////////////////////////////`
82			`// csa decrypt module`
83			`////////////////////////////////////////////////////////////////////////////////`
84			`decrypt csa_decrypt(`
85	30	simon111	`. clk (usbclk)`
86	28	simon111	`,. rst (rst)`
87			`,. ck (64'h0000000000000000)`
88			`,. key_en (1'h0)`
89			`,. even_odd (1'h0)`
90	44	simon111	`,. en (ep6_f)`
91			`,. encrypted (ep6_data[7:0])`
92	28	simon111	`,. decrypted ()`
93	44	simon111	`,. valid ()`
94	28	simon111	`);`
95
96
97			`endmodule`
98

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