URL https://opencores.org/ocsvn/diogenes/diogenes/trunk

Subversion Repositories diogenes

[/] [diogenes/] [trunk/] [vhdl/] [sio_testbench_isim_beh.wfs] - Blame information for rev 154

Go to most recent revision | Details | Compare with Previous | View Log


version 3
 
 
 
 
 
 
 
 
 
 
 
 
 
CLOCK_LIST_BEGIN
CLOCK_LIST_END
SIGNAL_LIST_BEGIN
SIGNAL_LIST_END
SIGNALS_NOT_ON_DISPLAY
SIGNALS_NOT_ON_DISPLAY_END
MARKER_LIST_BEGIN
MARKER_LIST_END
MEASURE_LIST_BEGIN
MEASURE_LIST_END
SIGNAL_ORDER_BEGIN
/sio_testbench/UUT/gclk
/sio_testbench/UUT/diogenes_cpu/pipestage1/pc
/sio_testbench/UUT/diogenes_cpu/pipestage2/instr
/sio_testbench/UUT/diogenes_cpu/pipestage2/big_op
/sio_testbench/UUT/diogenes_cpu/pipestage2/reg1full
/sio_testbench/UUT/diogenes_cpu/pipestage2/reg2full
/sio_testbench/UUT/diogenes_cpu/pipestage2/sop1
/sio_testbench/UUT/diogenes_cpu/pipestage2/sop2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop1
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fw_pc
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwshiftop
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/addr
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/we
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/din
/sio_testbench/UUT/diogenes_cpu/pipestage3/memr
/sio_testbench/UUT/diogenes_cpu/pipestage3/extaddr
/sio_testbench/UUT/extdout
/sio_testbench/UUT/diogenes_cpu/pipestage3/extwr
/sio_testbench/UUT/diogenes_cpu/pipestage3/result
/sio_testbench/UUT/diogenes_cpu/pipestage3/regaddr
/sio_testbench/UUT/diogenes_cpu/pipestage1/r
/sio_testbench/UUT/diogenes_cpu/pipestage1/brzero
/sio_testbench/UUT/diogenes_cpu/pipestage1/newpc
/sio_testbench/UUT/diogenes_cpu/pipestage1/curpc
SIGNAL_ORDER_END
DIFFERENTIAL_CLKS_BEGIN
DIFFERENTIAL_CLKS_END
DIVIDERS_BEGIN
DIVIDERS_END
SIGPROPS_BEGIN
/sio_testbench/UUT/gclk
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/pc
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/instr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/big_op
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/reg1full
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/reg2full
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/sop1
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/sop2
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop1
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop2
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fw_pc
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage2/fwshiftop
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/addr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/we
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/din
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/memr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/extaddr
2
2
/sio_testbench/UUT/extdout
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/extwr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/result
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage3/regaddr
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/r
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/brzero
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/newpc
2
2
/sio_testbench/UUT/diogenes_cpu/pipestage1/curpc
2
2
SIGPROPS_END

Line No.	Rev	Author	Line
1	154	fellnhofer	`version 3`
2
3
4
5
6
7
8
9
10
11
12
13
14
15			`CLOCK_LIST_BEGIN`
16			`CLOCK_LIST_END`
17			`SIGNAL_LIST_BEGIN`
18			`SIGNAL_LIST_END`
19			`SIGNALS_NOT_ON_DISPLAY`
20			`SIGNALS_NOT_ON_DISPLAY_END`
21			`MARKER_LIST_BEGIN`
22			`MARKER_LIST_END`
23			`MEASURE_LIST_BEGIN`
24			`MEASURE_LIST_END`
25			`SIGNAL_ORDER_BEGIN`
26			`/sio_testbench/UUT/gclk`
27			`/sio_testbench/UUT/diogenes_cpu/pipestage1/pc`
28			`/sio_testbench/UUT/diogenes_cpu/pipestage2/instr`
29			`/sio_testbench/UUT/diogenes_cpu/pipestage2/big_op`
30			`/sio_testbench/UUT/diogenes_cpu/pipestage2/reg1full`
31			`/sio_testbench/UUT/diogenes_cpu/pipestage2/reg2full`
32			`/sio_testbench/UUT/diogenes_cpu/pipestage2/sop1`
33			`/sio_testbench/UUT/diogenes_cpu/pipestage2/sop2`
34			`/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop1`
35			`/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop2`
36			`/sio_testbench/UUT/diogenes_cpu/pipestage2/fw_pc`
37			`/sio_testbench/UUT/diogenes_cpu/pipestage2/fwshiftop`
38			`/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/addr`
39			`/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/we`
40			`/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/din`
41			`/sio_testbench/UUT/diogenes_cpu/pipestage3/memr`
42			`/sio_testbench/UUT/diogenes_cpu/pipestage3/extaddr`
43			`/sio_testbench/UUT/extdout`
44			`/sio_testbench/UUT/diogenes_cpu/pipestage3/extwr`
45			`/sio_testbench/UUT/diogenes_cpu/pipestage3/result`
46			`/sio_testbench/UUT/diogenes_cpu/pipestage3/regaddr`
47			`/sio_testbench/UUT/diogenes_cpu/pipestage1/r`
48			`/sio_testbench/UUT/diogenes_cpu/pipestage1/brzero`
49			`/sio_testbench/UUT/diogenes_cpu/pipestage1/newpc`
50			`/sio_testbench/UUT/diogenes_cpu/pipestage1/curpc`
51			`SIGNAL_ORDER_END`
52			`DIFFERENTIAL_CLKS_BEGIN`
53			`DIFFERENTIAL_CLKS_END`
54			`DIVIDERS_BEGIN`
55			`DIVIDERS_END`
56			`SIGPROPS_BEGIN`
57			`/sio_testbench/UUT/gclk`
58			`2`
59			`2`
60			`/sio_testbench/UUT/diogenes_cpu/pipestage1/pc`
61			`2`
62			`2`
63			`/sio_testbench/UUT/diogenes_cpu/pipestage2/instr`
64			`2`
65			`2`
66			`/sio_testbench/UUT/diogenes_cpu/pipestage2/big_op`
67			`2`
68			`2`
69			`/sio_testbench/UUT/diogenes_cpu/pipestage2/reg1full`
70			`2`
71			`2`
72			`/sio_testbench/UUT/diogenes_cpu/pipestage2/reg2full`
73			`2`
74			`2`
75			`/sio_testbench/UUT/diogenes_cpu/pipestage2/sop1`
76			`2`
77			`2`
78			`/sio_testbench/UUT/diogenes_cpu/pipestage2/sop2`
79			`2`
80			`2`
81			`/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop1`
82			`2`
83			`2`
84			`/sio_testbench/UUT/diogenes_cpu/pipestage2/fwop2`
85			`2`
86			`2`
87			`/sio_testbench/UUT/diogenes_cpu/pipestage2/fw_pc`
88			`2`
89			`2`
90			`/sio_testbench/UUT/diogenes_cpu/pipestage2/fwshiftop`
91			`2`
92			`2`
93			`/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/addr`
94			`2`
95			`2`
96			`/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/we`
97			`2`
98			`2`
99			`/sio_testbench/UUT/diogenes_cpu/pipestage3/cdmem/din`
100			`2`
101			`2`
102			`/sio_testbench/UUT/diogenes_cpu/pipestage3/memr`
103			`2`
104			`2`
105			`/sio_testbench/UUT/diogenes_cpu/pipestage3/extaddr`
106			`2`
107			`2`
108			`/sio_testbench/UUT/extdout`
109			`2`
110			`2`
111			`/sio_testbench/UUT/diogenes_cpu/pipestage3/extwr`
112			`2`
113			`2`
114			`/sio_testbench/UUT/diogenes_cpu/pipestage3/result`
115			`2`
116			`2`
117			`/sio_testbench/UUT/diogenes_cpu/pipestage3/regaddr`
118			`2`
119			`2`
120			`/sio_testbench/UUT/diogenes_cpu/pipestage1/r`
121			`2`
122			`2`
123			`/sio_testbench/UUT/diogenes_cpu/pipestage1/brzero`
124			`2`
125			`2`
126			`/sio_testbench/UUT/diogenes_cpu/pipestage1/newpc`
127			`2`
128			`2`
129			`/sio_testbench/UUT/diogenes_cpu/pipestage1/curpc`
130			`2`
131			`2`
132			`SIGPROPS_END`

Browse

Tools

Subversion Repositories diogenes

[/] [diogenes/] [trunk/] [vhdl/] [sio_testbench_isim_beh.wfs] - Blame information for rev 154