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hosseinami |
/****************************************************************************************
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MODULE: Parameters File
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FILE NAME: parameter.v
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VERSION: 1.0
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DATE: April 8th, 2002
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AUTHOR: Hossein Amidi
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COMPANY:
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CODE TYPE: Parameter Verilog File
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Hossein Amidi
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(C) April 2002
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// Parameters
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/****** RISC Processor ******/
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parameter add_size = 12;
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| 21 |
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parameter padd_size = 24;
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| 22 |
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parameter cmd_size = 3;
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| 23 |
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parameter cs_size = 2;
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| 24 |
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parameter dqm_size = 4;
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| 25 |
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parameter ba_size = 2;
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| 26 |
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parameter data_size = 32;
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| 27 |
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parameter timing_size = 12;
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| 28 |
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| 29 |
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parameter DataWidth = 32;
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| 30 |
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parameter AddrWidth = 24;
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| 31 |
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parameter OpcodeWidth = 8;
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| 32 |
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parameter StateSize = 2;
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| 33 |
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| 34 |
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parameter Byte_size = 8;
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| 35 |
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parameter uart_add = 3;
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| 37 |
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/****** SDRAM CNTRL ******/
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| 38 |
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parameter burst = 3;
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| 39 |
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parameter HiZ = 32'hz;
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| 40 |
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parameter cas_size = 2;
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| 41 |
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parameter rc_size = 2;
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| 42 |
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parameter ref_dur_size = 4;
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| 43 |
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parameter burst_size = 4;
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| 44 |
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parameter byte_size = 8;
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| 45 |
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parameter row_size = 12;
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| 46 |
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parameter col_size = 10;
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| 47 |
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parameter bank_size = 2;
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| 48 |
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parameter rowstart = 10;
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| 49 |
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parameter colstart = 0;
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| 50 |
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parameter bankstart = 22;
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| 51 |
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| 52 |
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/****** Bus Arbiter ******/
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| 53 |
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parameter arbiter_bus_size = 3;
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| 54 |
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parameter irq_size = 3;
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| 55 |
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| 56 |
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/****** DMA CNTRL ******/
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| 57 |
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parameter dma_reg_addr = 3;
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| 58 |
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parameter dma_reg_depth = 8;
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| 59 |
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parameter dma_reg_width = 32;
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| 60 |
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|
parameter dma_fifo_width = 8;
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| 61 |
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|
parameter dma_fifo_depth = 32;
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| 62 |
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parameter dma_counter_size = 5;
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| 63 |
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parameter fifo_size = 8;
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| 64 |
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| 65 |
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/****** UART ******/
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| 66 |
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parameter uart_reg_depth = 8;
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| 67 |
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parameter uart_reg_width = 32;
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| 68 |
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parameter uart_cnt_size = 3;
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| 69 |
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parameter ser_in_cnt = 3;
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| 70 |
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|
parameter ser_out_cnt = 3;
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| 71 |
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| 72 |
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/****** LRU Cache ******/
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| 73 |
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parameter cache_reg_depth = 8;
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| 74 |
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parameter cache_reg_width = 32;
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| 75 |
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parameter cache_line_size = 53;
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| 76 |
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parameter cache_valid = 2;
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| 77 |
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parameter cache_tag = 19;
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| 78 |
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/****** Timer ******/
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| 80 |
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parameter timer_reg_depth = 4;
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| 81 |
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parameter timer_reg_width = 32;
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| 82 |
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parameter timer_addr_size = 2;
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| 83 |
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|
parameter timer_size = 32;
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| 84 |
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| 85 |
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/****** Flash CNTRL ******/
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| 86 |
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parameter flash_size = 8;
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| 87 |
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parameter flash_reg_width = 32;
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| 88 |
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parameter flash_reg_depth = 8;
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| 89 |
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| 90 |
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/*********************************************************************/
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| 91 |
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/****************************** MEMORY Map ***************************/
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/* Total of 16MB of Memory for Both Data and Instruction and */
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/* internal Register mapping */
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/* */
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/*********************************************************************/
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// FLASH Memory 64K x 8-bit, 512Kbit (F 0x000000 T 0x07FFFF)
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parameter flash_mem_addr_map = 24'h000000;
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| 100 |
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| 101 |
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| 102 |
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// DMA Regiseters 8 x 32-bit (F 0x080000 T 0x080007)
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| 103 |
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parameter dma_reg_addr_map = 24'h080000;
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| 104 |
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| 105 |
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// Flash Regiseters 8 x 32-bit (F 0x080008 T 0x08000F)
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| 106 |
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parameter flash_reg_addr_map = 24'h080008;
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| 107 |
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| 108 |
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// Data Cache Regiseters 8 x 32-bit (F 0x080010 T 0x080017)
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| 109 |
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parameter data_cache_reg_addr_map = 24'h080010;
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| 110 |
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| 111 |
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// Instruction Cache Regiseters 8 x 32-bit (F 0x080018 T 0x08001F)
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| 112 |
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parameter instruction_cache_reg_addr_map = 24'h080018;
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| 113 |
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| 114 |
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// Timer Regiseters 4 x 32-bit (F 0x080020 T 0x080023)
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| 115 |
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parameter timer_reg_addr_map = 24'h080020;
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| 116 |
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| 117 |
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// UART Regiseters 8 x 32-bit (F 0x080024 T 0x08002B)
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| 118 |
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parameter uart_reg_addr_map = 24'h080024;
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| 119 |
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| 120 |
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| 121 |
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// SDRAM Memory 8M x 32-bit using 2M x 8-bit x 4 bank IC's.
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// (F 0x7FFFFF T 0xFFFFFF)
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| 123 |
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parameter sdram_mem_addr_map = 24'h7FFFFF;
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