OpenCores
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[/] [ion/] [trunk/] [vhdl/] [SoC/] [mips_soc.vhdl] - Blame information for rev 2

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Line No. Rev Author Line
1 2 ja_rd 
library ieee;
2 
use ieee.std_logic_1164.all;
3 
use ieee.std_logic_arith.all;
4 
use ieee.std_logic_unsigned.all;
5 
use work.mips_pkg.all;
6 
 
7 
entity mips_mpu is
8 
    generic(
9 
        mult_type       : string  := "NONE"; -- {NONE|SEQUENTIAL}
10 
        ld_interlock    : boolean := FALSE
11 
    );
12 
    port(
13 
        clk             : in std_logic;
14 
        reset           : in std_logic;
15 
        interrupt       : in std_logic;
16 
 
17 
        rd_addr         : out std_logic_vector(31 downto 0);
18 
        data_r          : in std_logic_vector(31 downto 0);
19 
        vma_data        : out std_logic;
20 
 
21 
        wr_addr         : out std_logic_vector(31 downto 2);
22 
        byte_we         : out std_logic_vector(3 downto 0);
23 
        data_w          : out std_logic_vector(31 downto 0);
24 
 
25 
        uart_rxd        : in std_logic;
26 
        uart_txd        : out std_logic;
27 
 
28 
        mem_wait        : in std_logic
29 
    );
30 
end; --entity mips_mpu
31 
 
32 
architecture rtl of mips_mpu is
33 
 
34 
-- Data RAM table and interface signals ----------------------------------------
35 
constant DATA_RAM_SIZE : integer := 256;
36 
constant DATA_ADDR_SIZE : integer := 8;
37 
subtype t_data_address is std_logic_vector(DATA_ADDR_SIZE-1 downto 0);
38 
-- (this table holds one byte-slice; the RAM will have 4 of these)
39 
type t_data_ram is array(0 to DATA_RAM_SIZE-1) of std_logic_vector(7 downto 0);
40 
 
41 
signal data_addr_rd :       t_data_address;
42 
signal data_addr_wr :       t_data_address;
43 
 
44 
-- ram0 is LSB, ram3 is MSB
45 
signal ram3 : t_data_ram := (    X"63",X"69",X"74",X"3A",X"6E",X"20",X"31",X"20",
46 
    X"33",X"35",X"67",X"76",X"69",X"20",X"34",X"00",
47 
    X"0A",X"6C",X"57",X"64",X"0A",X"00",X"00",X"00",
48 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
49 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
50 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
51 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
52 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
53 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
54 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
55 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
56 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
57 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
58 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
59 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
60 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
61 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
62 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
63 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
64 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
65 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
66 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
67 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
68 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
69 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
70 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
71 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
72 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
73 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
74 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
75 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
76 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00"
77 
    );
78 
signal ram2 : t_data_ram := (    X"6F",X"6C",X"69",X"20",X"20",X"32",X"20",X"30",
79 
    X"32",X"0A",X"63",X"65",X"6F",X"20",X"2E",X"00",
80 
    X"0A",X"6C",X"6F",X"21",X"00",X"00",X"00",X"00",
81 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
82 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
83 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
84 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
85 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
86 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
87 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
88 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
89 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
90 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
91 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
92 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
93 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
94 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
95 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
96 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
97 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
98 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
99 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
100 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
101 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
102 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
103 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
104 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
105 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
106 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
107 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
108 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
109 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00"
110 
    );
111 
signal ram1 : t_data_ram := (    X"6D",X"65",X"6D",X"4A",X"32",X"30",X"2D",X"39",
112 
    X"3A",X"00",X"63",X"72",X"6E",X"34",X"31",X"00",
113 
    X"48",X"6F",X"72",X"0A",X"00",X"00",X"00",X"00",
114 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
115 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
116 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
117 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
118 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
119 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
120 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
121 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
122 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
123 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
124 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
125 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
126 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
127 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
128 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
129 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
130 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
131 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
132 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
133 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
134 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
135 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
136 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
137 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
138 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
139 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
140 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
141 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
142 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00"
143 
    );
144 
signal ram0 : t_data_ram := (    X"70",X"20",X"65",X"61",X"38",X"31",X"2D",X"3A",
145 
    X"32",X"00",X"20",X"73",X"3A",X"2E",X"0A",X"00",
146 
    X"65",X"20",X"6C",X"0A",X"00",X"00",X"00",X"00",
147 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
148 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
149 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
150 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
151 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
152 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
153 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
154 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
155 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
156 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
157 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
158 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
159 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
160 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
161 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
162 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
163 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
164 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
165 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
166 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
167 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
168 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
169 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
170 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
171 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
172 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
173 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
174 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
175 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00"
176 
    );
177 
 
178 
 
179 
-- Code RAM table and interface signals ----------------------------------------
180 
constant CODE_RAM_SIZE : integer := 1024;
181 
constant CODE_ADDR_SIZE : integer := 10;
182 
subtype t_code_address is std_logic_vector(CODE_ADDR_SIZE-1 downto 0);
183 
-- (this table holds one byte-slice; the RAM will have 4 of these)
184 
type t_code_ram is array(0 to CODE_RAM_SIZE-1) of std_logic_vector(7 downto 0);
185 
 
186 
signal code_addr_rd :        t_code_address;
187 
 
188 
-- ram0 is LSB, ram3 is MSB
189 
signal rom3 : t_code_ram := (    X"3C",X"27",X"3C",X"24",X"3C",X"24",X"3C",X"27",
190 
    X"AC",X"00",X"14",X"24",X"0C",X"00",X"08",X"23",
191 
    X"AF",X"AF",X"AF",X"AF",X"AF",X"AF",X"AF",X"AF",
192 
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664 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
665 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
666 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
667 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
668 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
669 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
670 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
671 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
672 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
673 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
674 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
675 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
676 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
677 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
678 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
679 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
680 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
681 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
682 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
683 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
684 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
685 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
686 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
687 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
688 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
689 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
690 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
691 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
692 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
693 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
694 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
695 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
696 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
697 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
698 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
699 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
700 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
701 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
702 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
703 
    X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00"
704 
    );
705 
 
706 
--------------------------------------------------------------------------------
707 
 
708 
signal reset_sync :         std_logic_vector(2 downto 0);
709 
signal cpu_rd_addr :        std_logic_vector(31 downto 0);
710 
signal prev_rd_addr :       std_logic_vector(31 downto 28);
711 
signal cpu_vma_data :       std_logic;
712 
signal cpu_vma_code :       std_logic;
713 
signal cpu_wr_addr :        std_logic_vector(31 downto 2);
714 
signal cpu_byte_we :        std_logic_vector(3 downto 0);
715 
signal cpu_data_r :         std_logic_vector(31 downto 0);
716 
signal data_ram :           std_logic_vector(31 downto 0);
717 
signal data_uart :          std_logic_vector(31 downto 0);
718 
signal data_uart_status :   std_logic_vector(31 downto 0);
719 
signal uart_tx_rdy :        std_logic;
720 
signal uart_rx_rdy :        std_logic;
721 
signal uart_write_tx :      std_logic;
722 
signal uart_read_rx :       std_logic;
723 
signal cpu_data_w :         std_logic_vector(31 downto 0);
724 
signal cpu_code_addr :      std_logic_vector(31 downto 2);
725 
signal cpu_code_r :         std_logic_vector(31 downto 0);
726 
 
727 
 
728 
begin
729 
 
730 
    cpu: entity work.mips_cpu
731 
    port map (
732 
        interrupt   => '0',
733 
 
734 
        data_rd_addr=> cpu_rd_addr,
735 
        data_rd_vma => cpu_vma_data,
736 
        data_rd     => cpu_data_r,
737 
 
738 
        code_rd_addr=> cpu_code_addr,
739 
        code_rd     => cpu_code_r,
740 
        code_rd_vma => cpu_vma_code,
741 
 
742 
        data_wr_addr=> cpu_wr_addr,
743 
        data_wr     => cpu_data_w,
744 
        byte_we     => cpu_byte_we,
745 
 
746 
        mem_wait    => '0',
747 
 
748 
        clk         => clk,
749 
        reset       => reset_sync(0)
750 
    );
751 
 
752 
 
753 
    -- RAM vs. IO data read mux
754 
    cpu_data_r <= data_ram when prev_rd_addr/=X"2" else data_uart;
755 
 
756 
 
757 
    -- Take the slices of the addr buses that will reach the ram blocks
758 
    data_addr_rd <= cpu_rd_addr(DATA_ADDR_SIZE-1+2 downto 2);
759 
    data_addr_wr <= cpu_wr_addr(DATA_ADDR_SIZE-1+2 downto 2);
760 
    code_addr_rd <= cpu_code_addr(CODE_ADDR_SIZE-1+2 downto 2);
761 
 
762 
 
763 
    data_ram_block:
764 
    process(clk)
765 
    begin
766 
        if clk'event and clk='1' then
767 
            prev_rd_addr <= cpu_rd_addr(31 downto 28);
768 
 
769 
            data_ram <=
770 
                ram3(conv_integer(unsigned(data_addr_rd))) &
771 
                ram2(conv_integer(unsigned(data_addr_rd))) &
772 
                ram1(conv_integer(unsigned(data_addr_rd))) &
773 
                ram0(conv_integer(unsigned(data_addr_rd)));
774 
 
775 
            if cpu_byte_we/="0000" and cpu_wr_addr(31 downto 28)/=X"2" then
776 
                -- Write to RAM
777 
                if cpu_byte_we(3)='1' then
778 
                    ram3(conv_integer(unsigned(data_addr_wr))) <= cpu_data_w(31 downto 24);
779 
                end if;
780 
                if cpu_byte_we(2)='1' then
781 
                    ram2(conv_integer(unsigned(data_addr_wr))) <= cpu_data_w(23 downto 16);
782 
                end if;
783 
                if cpu_byte_we(1)='1' then
784 
                    ram1(conv_integer(unsigned(data_addr_wr))) <= cpu_data_w(15 downto  8);
785 
                end if;
786 
                if cpu_byte_we(0)='1' then
787 
                    ram0(conv_integer(unsigned(data_addr_wr))) <= cpu_data_w( 7 downto  0);
788 
                end if;
789 
            end if;
790 
        end if;
791 
    end process data_ram_block;
792 
 
793 
    code_ram_block:
794 
    process(clk)
795 
    begin
796 
        if clk'event and clk='1' then
797 
            cpu_code_r <=
798 
                rom3(conv_integer(unsigned(code_addr_rd))) &
799 
                rom2(conv_integer(unsigned(code_addr_rd))) &
800 
                rom1(conv_integer(unsigned(code_addr_rd))) &
801 
                rom0(conv_integer(unsigned(code_addr_rd)));
802 
        end if;
803 
    end process code_ram_block;
804 
 
805 
    reset_synchronization:
806 
    process(clk)
807 
    begin
808 
        if clk'event and clk='1' then
809 
            reset_sync(2) <= reset;
810 
            reset_sync(1) <= reset_sync(2);
811 
            reset_sync(0) <= reset_sync(1);
812 
        end if;
813 
    end process reset_synchronization;
814 
 
815 
--------------------------------------------------------------------------------
816 
 
817 
data_w <= cpu_data_w;
818 
wr_addr <= cpu_wr_addr;
819 
vma_data <= cpu_vma_data;
820 
 
821 
--------------------------------------------------------------------------------
822 
 
823 
serial_rx : entity work.rs232_rx port map(
824 
    rxd =>      uart_rxd,
825 
    data_rx =>  OPEN, --rs232_data_rx,
826 
    rx_rdy =>   uart_rx_rdy,
827 
    read_rx =>  '1', --read_rx,
828 
    clk =>      clk,
829 
    reset =>    reset_sync(0)
830 
);
831 
 
832 
 
833 
uart_write_tx <= '1' when cpu_byte_we/="0000" and cpu_wr_addr(31 downto 28)=X"2"
834 
                 else '0';
835 
 
836 
serial_tx : entity work.rs232_tx port map(
837 
    clk =>      clk,
838 
    reset =>    reset_sync(0),
839 
    rdy =>      uart_tx_rdy,
840 
    load =>     uart_write_tx,
841 
    data_i =>   cpu_data_w(7 downto 0),
842 
    txd =>      uart_txd
843 
);
844 
 
845 
-- UART read registers; only status, and hardwired, for the time being
846 
data_uart <= data_uart_status; -- FIXEM no data rx yet
847 
data_uart_status <= X"0000000" & "00" & uart_tx_rdy & uart_rx_rdy;
848 
 
849 
 
850 
end architecture rtl;

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