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<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">
<HTML><HEAD><TITLE>Synthesis Report</TITLE>
<META content="text/html; charset=windows-1252" http-equiv=Content-Type>
<META name=GENERATOR content="MSHTML 9.00.8112.16457"></HEAD>
<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis&nbsp;Report</B><P></P><B><CENTER>wo&nbsp;6.&nbsp;mrt&nbsp;15:22:27&nbsp;2013</CENTER></B><BR><HR><BR>Release&nbsp;12.4&nbsp;-&nbsp;xst&nbsp;M.81d&nbsp;(nt)<BR>Copyright&nbsp;(c)&nbsp;1995-2010&nbsp;Xilinx,&nbsp;Inc.&nbsp;&nbsp;All&nbsp;rights&nbsp;reserved.<BR>--&gt;&nbsp;Parameter&nbsp;TMPDIR&nbsp;set&nbsp;to&nbsp;xst/projnav.tmp<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.10&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Parameter&nbsp;xsthdpdir&nbsp;set&nbsp;to&nbsp;xst<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;0.10&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;Reading&nbsp;design:&nbsp;fifo_generic.prj<BR><BR>TABLE&nbsp;OF&nbsp;CONTENTS<BR>&nbsp;&nbsp;1)&nbsp;Synthesis&nbsp;Options&nbsp;Summary<BR>&nbsp;&nbsp;2)&nbsp;HDL&nbsp;Parsing<BR>&nbsp;&nbsp;3)&nbsp;HDL&nbsp;Elaboration<BR>&nbsp;&nbsp;4)&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.1)&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;5)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5.1)&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR>&nbsp;&nbsp;6)&nbsp;Low&nbsp;Level&nbsp;Synthesis<BR>&nbsp;&nbsp;7)&nbsp;Partition&nbsp;Report<BR>&nbsp;&nbsp;8)&nbsp;Design&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.1)&nbsp;Primitive&nbsp;and&nbsp;Black&nbsp;Box&nbsp;Usage<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.2)&nbsp;Device&nbsp;utilization&nbsp;summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.3)&nbsp;Partition&nbsp;Resource&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4)&nbsp;Timing&nbsp;Report<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.1)&nbsp;Clock&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.2)&nbsp;Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.3)&nbsp;Timing&nbsp;Summary<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.4)&nbsp;Timing&nbsp;Details<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8.4.5)&nbsp;Cross&nbsp;Clock&nbsp;Domains&nbsp;Report<BR><BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Synthesis&nbsp;Options&nbsp;Summary&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR>----&nbsp;Source&nbsp;Parameters<BR>Input&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"fifo_generic.prj"<BR>Input&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;mixed<BR>Ignore&nbsp;Synthesis&nbsp;Constraint&nbsp;File&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR><BR>----&nbsp;Target&nbsp;Parameters<BR>Output&nbsp;File&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;"fifo_generic"<BR>Output&nbsp;Format&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NGC<BR>Target&nbsp;Device&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;xc6vlx240t-1-ff1156<BR><BR>----&nbsp;Source&nbsp;Options<BR>Top&nbsp;Module&nbsp;Name&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;fifo_generic<BR>Automatic&nbsp;FSM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;YES<BR>FSM&nbsp;Encoding&nbsp;Algorithm&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Auto<BR>Safe&nbsp;Implementation&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;No<BR>FSM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;LUT<BR>RAM&nbsp;Extraction&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;Yes<BR>RAM&nbsp;Style&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&n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nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;100<BR>Auto&nbsp;BRAM&nbsp;Packing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;NO<BR>Slice&nbsp;Utilization&nbsp;Ratio&nbsp;Delta&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;5<BR><BR>----&nbsp;Other&nbsp;Options<BR>Cores&nbsp;Search&nbsp;Directories&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;{"ipcore_dir"&nbsp;&nbsp;}<BR><BR>=========================================================================<BR><BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;HDL&nbsp;Parsing&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\RAMtest\../../SVN/mod_sim_exp/rtl/vhdl/core/std_functions.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;package&nbsp;<STD_FUNCTIONS>.<BR>Parsing&nbsp;package&nbsp;body&nbsp;<STD_FUNCTIONS>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\RAMtest\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;entity&nbsp;<DPRAM_GENERIC>.<BR>Parsing&nbsp;architecture&nbsp;<BEHAVORIAL>&nbsp;of&nbsp;entity&nbsp;<DPRAM_GENERIC>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\RAMtest\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd"&nbsp;into&nbsp;library&nbsp;mod_sim_exp<BR>Parsing&nbsp;package&nbsp;<MOD_SIM_EXP_PKG>.<BR>Parsing&nbsp;VHDL&nbsp;file&nbsp;"\Dropbox\ISE\RAMtest\../../SVN/mod_sim_exp/rtl/vhdl/core/fifo_generic.vhd"&nbsp;into&nbsp;library&nbsp;work<BR>Parsing&nbsp;entity&nbsp;<FIFO_GENERIC>.<BR>Parsing&nbsp;architecture&nbsp;<ARCH>&nbsp;of&nbsp;entity&nbsp;<FIFO_GENERIC>.<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;HDL&nbsp;Elaboration&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Elaborating&nbsp;entity&nbsp;<FIFO_GENERIC>&nbsp;(architecture&nbsp;<ARCH>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<WORK>.<BR><BR>Elaborating&nbsp;entity&nbsp;<DPRAM_GENERIC>&nbsp;(architecture&nbsp;<BEHAVORIAL>)&nbsp;with&nbsp;generics&nbsp;from&nbsp;library&nbsp;<MOD_SIM_EXP>.<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Synthesizing&nbsp;Unit&nbsp;<FIFO_GENERIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/fifo_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;32<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<RD_ADDR>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<PUSH_I_D>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<NOPOP>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;1-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<NOPUSH>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<WR_ADDR>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<WR_ADDR[5]_GND_7_O_ADD_0_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;96.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;adder&nbsp;for&nbsp;signal&nbsp;<RD_ADDR[5]_GND_7_O_ADD_10_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;121.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<WR_ADDR[5]_RD_ADDR[5]_EQUAL_2_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;96<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;for&nbsp;signal&nbsp;<EMPTY>&nbsp;created&nbsp;at&nbsp;line&nbsp;100<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>      inferred&nbsp;&nbsp;&nbsp;2&nbsp;Adder/Subtractor(s).<BR>       inferred&nbsp;&nbsp;15&nbsp;D-type&nbsp;flip-flop(s).<BR>       inferred&nbsp;&nbsp;&nbsp;2&nbsp;Comparator(s).<BR>Unit&nbsp;<FIFO_GENERIC>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<DPRAM_GENERIC>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;33<BR>&nbsp;&nbsp;&nbsp;&nbsp;Set&nbsp;property&nbsp;"ram_style&nbsp;=&nbsp;block"&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>WARNING:Xst:3035&nbsp;-&nbsp;Index&nbsp;value(s)&nbsp;does&nbsp;not&nbsp;match&nbsp;array&nbsp;range&nbsp;for&nbsp;signal&nbsp;<RAM>,&nbsp;simulation&nbsp;mismatch.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;33x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUT>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>       inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>    inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_GENERIC>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;33x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;6<BR>&nbsp;1-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>&nbsp;32-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;6-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>#&nbsp;Comparators&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<DPRAM_GENERIC>.<BR>INFO:Xst:3040&nbsp;-&nbsp;The&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;will&nbsp;be&nbsp;implemented&nbsp;as&nbsp;a&nbsp;BLOCK&nbsp;RAM,&nbsp;absorbing&nbsp;the&nbsp;following&nbsp;register(s):&nbsp;<DOUT><BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;ram_type&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Block&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Port&nbsp;A&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;aspect&nbsp;ratio&nbsp;&nbsp;&nbsp;|&nbsp;33-word&nbsp;x&nbsp;32-bit&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&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RD_ADDR>.<BR>The&nbsp;following&nbsp;registers&nbsp;are&nbsp;absorbed&nbsp;into&nbsp;counter&nbsp;<WR_ADDR>:&nbsp;1&nbsp;register&nbsp;on&nbsp;signal&nbsp;<WR_ADDR>.<BR>Unit&nbsp;<FIFO_GENERIC>&nbsp;synthesized&nbsp;(advanced).<BR><BR>=========================================================================<BR>Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;33x32-bit&nbsp;dual-port&nbsp;block&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Adders/Subtractors&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;6-bit&nbsp;adder&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Counters&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;up&nbsp;counter&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>&nbsp;Flip-Flops&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;3<BR>#&nbsp;Comparators&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR>&nbsp;6-bit&nbsp;comparator&nbsp;equal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;2<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Low&nbsp;Level&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR>Optimizing&nbsp;unit&nbsp;<FIFO_GENERIC>&nbsp;...<BR><BR>Mapping&nbsp;all&nbsp;equations...<BR>Building&nbsp;and&nbsp;optimizing&nbsp;final&nbsp;netlist&nbsp;...<BR>Found&nbsp;area&nbsp;constraint&nbsp;ratio&nbsp;of&nbsp;100&nbsp;(+&nbsp;5)&nbsp;on&nbsp;block&nbsp;fifo_generic,&nbsp;actual&nbsp;ratio&nbsp;is&nbsp;0.<BR><BR>Final&nbsp;Macro&nbsp;Processing&nbsp;...<BR><BR>=========================================================================<BR>Final&nbsp;Register&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;15<BR>&nbsp;Flip-Flops&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;15<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;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ogic:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;17&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;53%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;&nbsp;&nbsp;15&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;32&nbsp;&nbsp;&nbsp;&nbsp;46%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;6<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;72<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(nopush)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;16&nbsp;&nbsp;&nbsp;&nbsp;|<BR>-----------------------------------+------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>No&nbsp;asynchronous&nbsp;control&nbsp;signals&nbsp;found&nbsp;in&nbsp;this&nbsp;design<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;3.673ns&nbsp;(Maximum&nbsp;Frequency:&nbsp;272.257MHz)<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;1.304ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;2.301ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;No&nbsp;path&nbsp;found<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;period&nbsp;analysis&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Clock&nbsp;period:&nbsp;3.673ns&nbsp;(frequency:&nbsp;272.257MHz)<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;834&nbsp;/&nbsp;53<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3.673ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;4)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_addr_4&nbsp;(FF)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_addr_1&nbsp;(FF)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;wr_addr_4&nbsp;to&nbsp;wr_addr_1<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:C-&gt;Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.802&nbsp;&nbsp;wr_addr_4&nbsp;(wr_addr_4)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.497&nbsp;&nbsp;Result&lt;4&gt;11&nbsp;(Result&lt;4&gt;1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;full1&nbsp;(full1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.444&nbsp;&nbsp;full4&nbsp;(full)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I3-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.426&nbsp;&nbsp;Mcount_wr_addr_val1&nbsp;(Mcount_wr_addr_val)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:R&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.434&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_addr_0<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;3.673ns&nbsp;(1.081ns&nbsp;logic,&nbsp;2.592ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(29.4%&nbsp;logic,&nbsp;70.6%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;75&nbsp;/&nbsp;59<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.304ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;reset&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_addr_1&nbsp;(FF)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;reset&nbsp;to&nbsp;rd_addr_1<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.426&nbsp;&nbsp;Mcount_rd_addr_val1&nbsp;(Mcount_rd_addr_val)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:R&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.434&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rd_addr_0<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.304ns&nbsp;(0.878ns&nbsp;logic,&nbsp;0.426ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(67.3%&nbsp;logic,&nbsp;32.7%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;85&nbsp;/&nbsp;36<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.301ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;3)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;wr_addr_4&nbsp;(FF)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;full&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;wr_addr_4&nbsp;to&nbsp;full<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FDRE:C-&gt;Q&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.375&nbsp;&nbsp;&nbsp;0.802&nbsp;&nbsp;wr_addr_4&nbsp;(wr_addr_4)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.497&nbsp;&nbsp;Result&lt;4&gt;11&nbsp;(Result&lt;4&gt;1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;full1&nbsp;(full1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;5&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;full4&nbsp;(full)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.301ns&nbsp;(0.579ns&nbsp;logic,&nbsp;1.722ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(25.2%&nbsp;logic,&nbsp;74.8%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>Clock&nbsp;to&nbsp;Setup&nbsp;on&nbsp;destination&nbsp;clock&nbsp;clk<BR>---------------+---------+---------+---------+---------+<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Src:Rise|&nbsp;Src:Fall|&nbsp;Src:Rise|&nbsp;Src:Fall|<BR>Source&nbsp;Clock&nbsp;&nbsp;&nbsp;|Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|<BR>---------------+---------+---------+---------+---------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;3.673|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>---------------+---------+---------+---------+---------+<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;7.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;6.56&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;234232&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>

Line No.	Rev	Author	Line
1	71	JonasDC	`<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">`
2			`<HTML><HEAD><TITLE>Synthesis Report</TITLE>`
3			`<META content="text/html; charset=windows-1252" http-equiv=Content-Type>`
4			`<META name=GENERATOR content="MSHTML 9.00.8112.16457"></HEAD>`
5			<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis Report</B><P></P><B><CENTER>wo 6. mrt 15:22:27 2013</CENTER></B><BR><HR><BR>Release 12.4 - xst M.81d (nt)<BR>Copyright (c) 1995-2010 Xilinx, Inc.  All rights reserved.<BR>--> Parameter TMPDIR set to xst/projnav.tmp<BR><BR><BR>Total REAL time to Xst completion: 0.00 secs<BR>Total CPU time to Xst completion: 0.10 secs<BR> <BR>--> Parameter xsthdpdir set to xst<BR><BR><BR>Total REAL time to Xst completion: 0.00 secs<BR>Total CPU time to Xst completion: 0.10 secs<BR> <BR>--> Reading design: fifo_generic.prj<BR><BR>TABLE OF CONTENTS<BR>  1) Synthesis Options Summary<BR>  2) HDL Parsing<BR>  3) HDL Elaboration<BR>  4) HDL Synthesis<BR>       4.1) HDL Synthesis Report<BR>  5) Advanced HDL Synthesis<BR>       5.1) Advanced HDL Synthesis Report<BR>  6) Low Level Synthesis<BR>  7) Partition Report<BR>  8) Design Summary<BR>       8.1) Primitive and Black Box Usage<BR>       8.2) Device utilization summary<BR>       8.3) Partition Resource Summary<BR>       8.4) Timing Report<BR>            8.4.1) Clock Information<BR>            8.4.2) Asynchronous Control Signals Information<BR>            8.4.3) Timing Summary<BR>            8.4.4) Timing Details<BR>            8.4.5) Cross Clock Domains Report<BR><BR><BR>=========================================================================<BR>*                      Synthesis Options Summary                        <BR>=========================================================================<BR>---- Source Parameters<BR>Input File Name                    : "fifo_generic.prj"<BR>Input Format                       : mixed<BR>Ignore Synthesis Constraint File   : NO<BR><BR>---- Target Parameters<BR>Output File Name                   : "fifo_generic"<BR>Output Format                      : NGC<BR>Target Device                      : xc6vlx240t-1-ff1156<BR><BR>---- Source Options<BR>Top Module Name                    : fifo_generic<BR>Automatic FSM Extraction           : YES<BR>FSM Encoding Algorithm             : Auto<BR>Safe Implementation                : No<BR>FSM Style                          : LUT<BR>RAM Extraction                     : Yes<BR>RAM Style                          : Auto<BR>ROM Extraction                     : Yes<BR>Shift Register Extraction          : YES<BR>ROM Style                          : Auto<BR>Resource Sharing                   : YES<BR>Asynchronous To Synchronous        : NO<BR>Shift Register Minimum Size        : 2<BR>Use DSP Block                      : Auto<BR>Automatic Register Balancing       : No<BR><BR>---- Target Options<BR>LUT Combining                      : Auto<BR>Reduce Control Sets                : Auto<BR>Add IO Buffers                     : NO<BR>Global Maximum Fanout              : 100000<BR>Add Generic Clock Buffer(BUFG)     : 32<BR>Register Duplication               : YES<BR>Optimize Instantiated Primitives   : NO<BR>Use Clock Enable                   : Yes<BR>Use Synchronous Set                : Yes<BR>Use Synchronous Reset              : Yes<BR>Pack IO Registers into IOBs        : Auto<BR>Equivalent register Removal        : YES<BR><BR>---- General Options<BR>Optimization Goal                  : Area<BR>Optimization Effort                : 2<BR>Power Reduction                    : NO<BR>Keep Hierarchy                     : No<BR>Netlist Hierarchy                  : As_Optimized<BR>RTL Output                         : Yes<BR>Global Optimization                : AllClockNets<BR>Read Cores                         : YES<BR>Write Timing Constraints           : NO<BR>Cross Clock Analysis               : NO<BR>Hierarchy Separator                : /<BR>Bus Delimiter                      : <><BR>Case Specifier                     : Maintain<BR>Slice Utilization Ratio            : 100<BR>BRAM Utilization Ratio             : 100<BR>DSP48 Utilization Ratio            : 100<BR>Auto BRAM Packing                  : NO<BR>Slice Utilization Ratio Delta      : 5<BR><BR>---- Other Options<BR>Cores Search Directories           : {"ipcore_dir"  }<BR><BR>=========================================================================<BR><BR><BR>=========================================================================<BR>                          HDL Parsing                                  <BR>=========================================================================<BR>Parsing VHDL file "\Dropbox\ISE\RAMtest\../../SVN/mod_sim_exp/rtl/vhdl/core/std_functions.vhd" into library mod_sim_exp<BR>Parsing package <STD_FUNCTIONS>.<BR>Parsing package body <STD_FUNCTIONS>.<BR>Parsing VHDL file "\Dropbox\ISE\RAMtest\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAM_GENERIC>.<BR>Parsing architecture <BEHAVORIAL> of entity <DPRAM_GENERIC>.<BR>Parsing VHDL file "\Dropbox\ISE\RAMtest\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd" into library mod_sim_exp<BR>Parsing package <MOD_SIM_EXP_PKG>.<BR>Parsing VHDL file "\Dropbox\ISE\RAMtest\../../SVN/mod_sim_exp/rtl/vhdl/core/fifo_generic.vhd" into library work<BR>Parsing entity <FIFO_GENERIC>.<BR>Parsing architecture <ARCH> of entity <FIFO_GENERIC>.<BR><BR>=========================================================================<BR>                            HDL Elaboration                            <BR>=========================================================================<BR><BR>Elaborating entity <FIFO_GENERIC> (architecture <ARCH>) with generics from library <WORK>.<BR><BR>Elaborating entity <DPRAM_GENERIC> (architecture <BEHAVORIAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>=========================================================================<BR>                           HDL Synthesis                               <BR>=========================================================================<BR><BR>Synthesizing Unit <FIFO_GENERIC>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/fifo_generic.vhd".<BR>        depth = 32<BR>    Found 6-bit register for signal <RD_ADDR>.<BR>    Found 1-bit register for signal <PUSH_I_D>.<BR>    Found 1-bit register for signal <NOPOP>.<BR>    Found 1-bit register for signal <NOPUSH>.<BR>    Found 6-bit register for signal <WR_ADDR>.<BR>    Found 6-bit adder for signal <WR_ADDR[5]_GND_7_O_ADD_0_OUT> created at line 96.<BR>    Found 6-bit adder for signal <RD_ADDR[5]_GND_7_O_ADD_10_OUT> created at line 121.<BR>    Found 6-bit comparator equal for signal <WR_ADDR[5]_RD_ADDR[5]_EQUAL_2_O> created at line 96<BR>    Found 6-bit comparator equal for signal <EMPTY> created at line 100<BR>    Summary:<BR> inferred   2 Adder/Subtractor(s).<BR> inferred  15 D-type flip-flop(s).<BR> inferred   2 Comparator(s).<BR>Unit <FIFO_GENERIC> synthesized.<BR><BR>Synthesizing Unit <DPRAM_GENERIC>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd".<BR>        depth = 33<BR>    Set property "ram_style = block" for signal <RAM>.<BR>WARNING:Xst:3035 - Index value(s) does not match array range for signal <RAM>, simulation mismatch.<BR>    Found 33x32-bit dual-port RAM <MRAM_RAM> for signal <RAM>.<BR>    Found 32-bit register for signal <DOUT>.<BR>    Summary:<BR> inferred   1 RAM(s).<BR> inferred  32 D-type flip-flop(s).<BR>Unit <DPRAM_GENERIC> synthesized.<BR><BR>=========================================================================<BR>HDL Synthesis Report<BR><BR>Macro Statistics<BR># RAMs                                                 : 1<BR> 33x32-bit dual-port RAM                               : 1<BR># Adders/Subtractors                                   : 2<BR> 6-bit adder                                           : 2<BR># Registers                                            : 6<BR> 1-bit register                                        : 3<BR> 32-bit register                                       : 1<BR> 6-bit register                                        : 2<BR># Comparators                                          : 2<BR> 6-bit comparator equal                                : 2<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                       Advanced HDL Synthesis                          <BR>=========================================================================<BR><BR><BR>Synthesizing (advanced) Unit <DPRAM_GENERIC>.<BR>INFO:Xst:3040 - The RAM <MRAM_RAM> will be implemented as a BLOCK RAM, absorbing the following register(s): <DOUT><BR>    -----------------------------------------------------------------------<BR>    \| ram_type           \| Block                               \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port A                                                              \|<BR>    \|     aspect ratio   \| 33-word x 32-bit                    \|          \|<BR>    \|     mode           \| read-first                          \|          \|<BR>    \|     clkA           \| connected to signal <CLK>           \| rise     \|<BR>    \|     weA            \| connected to signal <WE>            \| high     \|<BR>    \|     addrA          \| connected to signal <WADDR>         \|          \|<BR>    \|     diA            \| connected to signal <DIN>           \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port B                                                              \|<BR>    \|     aspect ratio   \| 33-word x 32-bit                    \|          \|<BR>    \|     mode           \| write-first                         \|          \|<BR>    \|     clkB           \| connected to signal <CLK>           \| rise     \|<BR>    \|     addrB          \| connected to signal <RADDR>         \|          \|<BR>    \|     doB            \| connected to signal <DOUT>          \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>Unit <DPRAM_GENERIC> synthesized (advanced).<BR><BR>Synthesizing (advanced) Unit <FIFO_GENERIC>.<BR>The following registers are absorbed into counter <RD_ADDR>: 1 register on signal <RD_ADDR>.<BR>The following registers are absorbed into counter <WR_ADDR>: 1 register on signal <WR_ADDR>.<BR>Unit <FIFO_GENERIC> synthesized (advanced).<BR><BR>=========================================================================<BR>Advanced HDL Synthesis Report<BR><BR>Macro Statistics<BR># RAMs                                                 : 1<BR> 33x32-bit dual-port block RAM                         : 1<BR># Adders/Subtractors                                   : 1<BR> 6-bit adder                                           : 1<BR># Counters                                             : 2<BR> 6-bit up counter                                      : 2<BR># Registers                                            : 3<BR> Flip-Flops                                            : 3<BR># Comparators                                          : 2<BR> 6-bit comparator equal                                : 2<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                         Low Level Synthesis                           <BR>=========================================================================<BR><BR>Optimizing unit <FIFO_GENERIC> ...<BR><BR>Mapping all equations...<BR>Building and optimizing final netlist ...<BR>Found area constraint ratio of 100 (+ 5) on block fifo_generic, actual ratio is 0.<BR><BR>Final Macro Processing ...<BR><BR>=========================================================================<BR>Final Register Report<BR><BR>Macro Statistics<BR># Registers                                            : 15<BR> Flip-Flops                                            : 15<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                           Partition Report                            <BR>=========================================================================<BR><BR>Partition Implementation Status<BR>-------------------------------<BR><BR>  No Partitions were found in this design.<BR><BR>-------------------------------<BR><BR>=========================================================================<BR>                            Design Summary                             *<BR>=========================================================================<BR><BR>Top Level Output File Name         : fifo_generic.ngc<BR><BR>Primitive and Black Box Usage:<BR>------------------------------<BR># BELS                             : 34<BR>#      GND                         : 1<BR>#      INV                         : 3<BR>#      LUT2                        : 5<BR>#      LUT3                        : 4<BR>#      LUT4                        : 5<BR>#      LUT5                        : 7<BR>#      LUT6                        : 8<BR>#      VCC                         : 1<BR># FlipFlops/Latches                : 15<BR>#      FD                          : 2<BR>#      FDR                         : 3<BR>#      FDRE                        : 10<BR># RAMS                             : 1<BR>#      RAMB18E1                    : 1<BR><BR>Device utilization summary:<BR>---------------------------<BR><BR>Selected Device : 6vlx240tff1156-1 <BR><BR><BR>Slice Logic Utilization: <BR> Number of Slice Registers:              15  out of  301440     0%  <BR> Number of Slice LUTs:                   32  out of  150720     0%  <BR>    Number used as Logic:                32  out of  150720     0%  <BR><BR>Slice Logic Distribution: <BR> Number of LUT Flip Flop pairs used:     32<BR>   Number with an unused Flip Flop:      17  out of     32    53%  <BR>   Number with an unused LUT:             0  out of     32     0%  <BR>   Number of fully used LUT-FF pairs:    15  out of     32    46%  <BR>   Number of unique control sets:         6<BR><BR>IO Utilization: <BR> Number of IOs:                          72<BR> Number of bonded IOBs:                   0  out of    600     0%  <BR><BR>Specific Feature Utilization:<BR> Number of Block RAM/FIFO:                1  out of    416     0%  <BR>    Number using Block RAM only:          1<BR><BR>---------------------------<BR>Partition Resource Summary:<BR>---------------------------<BR><BR>  No Partitions were found in this design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing Report<BR><BR>NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.<BR>      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT<BR>      GENERATED AFTER PLACE-and-ROUTE.<BR><BR>Clock Information:<BR>------------------<BR>-----------------------------------+------------------------+-------+<BR>Clock Signal                       \| Clock buffer(FF name)  \| Load  \|<BR>-----------------------------------+------------------------+-------+<BR>clk                                \| NONE(nopush)           \| 16    \|<BR>-----------------------------------+------------------------+-------+<BR>INFO:Xst:2169 - HDL ADVISOR - Some clock signals were not automatically buffered by XST with BUFG/BUFR resources. Please use the buffer_type constraint in order to insert these buffers to the clock signals to help prevent skew problems.<BR><BR>Asynchronous Control Signals Information:<BR>----------------------------------------<BR>No asynchronous control signals found in this design<BR><BR>Timing Summary:<BR>---------------<BR>Speed Grade: -1<BR><BR>   Minimum period: 3.673ns (Maximum Frequency: 272.257MHz)<BR>   Minimum input arrival time before clock: 1.304ns<BR>   Maximum output required time after clock: 2.301ns<BR>   Maximum combinational path delay: No path found<BR><BR>Timing Details:<BR>---------------<BR>All values displayed in nanoseconds (ns)<BR><BR>=========================================================================<BR>Timing constraint: Default period analysis for Clock 'clk'<BR>  Clock period: 3.673ns (frequency: 272.257MHz)<BR>  Total number of paths / destination ports: 834 / 53<BR>-------------------------------------------------------------------------<BR>Delay:               3.673ns (Levels of Logic = 4)<BR>  Source:            wr_addr_4 (FF)<BR>  Destination:       wr_addr_1 (FF)<BR>  Source Clock:      clk rising<BR>  Destination Clock: clk rising<BR><BR>  Data Path: wr_addr_4 to wr_addr_1<BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     FDRE:C->Q             5   0.375   0.802  wr_addr_4 (wr_addr_4)<BR>     LUT5:I0->O            2   0.068   0.497  Result<4>11 (Result<4>1)<BR>     LUT4:I2->O            2   0.068   0.423  full1 (full1)<BR>     LUT6:I5->O            5   0.068   0.444  full4 (full)<BR>     LUT4:I3->O            5   0.068   0.426  Mcount_wr_addr_val1 (Mcount_wr_addr_val)<BR>     FDRE:R                    0.434          wr_addr_0<BR>    ----------------------------------------<BR>    Total                      3.673ns (1.081ns logic, 2.592ns route)<BR>                                       (29.4% logic, 70.6% route)<BR><BR>=========================================================================<BR>Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'<BR>  Total number of paths / destination ports: 75 / 59<BR>-------------------------------------------------------------------------<BR>Offset:              1.304ns (Levels of Logic = 1)<BR>  Source:            reset (PAD)<BR>  Destination:       rd_addr_1 (FF)<BR>  Destination Clock: clk rising<BR><BR>  Data Path: reset to rd_addr_1<BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     LUT5:I0->O            5   0.068   0.426  Mcount_rd_addr_val1 (Mcount_rd_addr_val)<BR>     FDRE:R                    0.434          rd_addr_0<BR>    ----------------------------------------<BR>    Total                      1.304ns (0.878ns logic, 0.426ns route)<BR>                                       (67.3% logic, 32.7% route)<BR><BR>=========================================================================<BR>Timing constraint: Default OFFSET OUT AFTER for Clock 'clk'<BR>  Total number of paths / destination ports: 85 / 36<BR>-------------------------------------------------------------------------<BR>Offset:              2.301ns (Levels of Logic = 3)<BR>  Source:            wr_addr_4 (FF)<BR>  Destination:       full (PAD)<BR>  Source Clock:      clk rising<BR><BR>  Data Path: wr_addr_4 to full<BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     FDRE:C->Q             5   0.375   0.802  wr_addr_4 (wr_addr_4)<BR>     LUT5:I0->O            2   0.068   0.497  Result<4>11 (Result<4>1)<BR>     LUT4:I2->O            2   0.068   0.423  full1 (full1)<BR>     LUT6:I5->O            5   0.068   0.000  full4 (full)<BR>    ----------------------------------------<BR>    Total                      2.301ns (0.579ns logic, 1.722ns route)<BR>                                       (25.2% logic, 74.8% route)<BR><BR>=========================================================================<BR><BR>Cross Clock Domains Report:<BR>--------------------------<BR><BR>Clock to Setup on destination clock clk<BR>---------------+---------+---------+---------+---------+<BR>               \| Src:Rise\| Src:Fall\| Src:Rise\| Src:Fall\|<BR>Source Clock   \|Dest:Rise\|Dest:Rise\|Dest:Fall\|Dest:Fall\|<BR>---------------+---------+---------+---------+---------+<BR>clk            \|    3.673\|         \|         \|         \|<BR>---------------+---------+---------+---------+---------+<BR><BR>=========================================================================<BR><BR><BR>Total REAL time to Xst completion: 7.00 secs<BR>Total CPU time to Xst completion: 6.56 secs<BR> <BR>--> <BR><BR>Total memory usage is 234232 kilobytes<BR><BR>Number of errors   :    0 (   0 filtered)<BR>Number of warnings :    1 (   0 filtered)<BR>Number of infos    :    2 (   0 filtered)<BR><BR></PRE></FONT></BODY></HTML>

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