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inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_GENERIC>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR>&nbsp;2x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>&nbsp;4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;144<BR>&nbsp;32-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;144<BR>#&nbsp;Comparators&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;6-bit&nbsp;comparator&nbsp;greater&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Multiplexers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;197<BR>&nbsp;1-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;98<BR>&nbsp;2-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;32-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;97<BR>&nbsp;32-bit&nbsp;48-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<DPRAM_GENERIC>.<BR>INFO:Xst:3040&nbsp;-&nbsp;The&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;will&nbsp;be&nbsp;implemented&nbsp;as&nbsp;a&nbsp;BLOCK&nbsp;RAM,&nbsp;absorbing&nbsp;the&nbsp;following&nbsp;register(s):&nbsp;<DOUT><BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;ram_type&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Block&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Port&nbsp;A&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;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bsp;found<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;2.133ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;4.472ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;2.140ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;8928&nbsp;/&nbsp;5664<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.133ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;2)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;1&gt;&nbsp;to&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;8&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.684&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_weA_RAM&lt;13&gt;111&nbsp;(gen_RAM.xy_ram_gen/N35)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT4:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.419&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_weA_RAM&lt;1&gt;11&nbsp;(gen_RAM.xy_ram_gen/weA_RAM&lt;1&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:WEA0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.515&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.133ns&nbsp;(1.030ns&nbsp;logic,&nbsp;1.103ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(48.3%&nbsp;logic,&nbsp;51.7%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;5632&nbsp;/&nbsp;3104<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.472ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOBDO31&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM&nbsp;(gen_RAM.xy_ram_gen/doutB_RAM&lt;26&gt;&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_11121&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_11121)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_624&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_624)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7_23&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f724)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB251&nbsp;(gen_RAM.xy_ram_gen/Mmux_doutB25)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB25_f7&nbsp;(data_out&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4.472ns&nbsp;(2.773ns&nbsp;logic,&nbsp;1.699ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(62.0%&nbsp;logic,&nbsp;38.0%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;1827&nbsp;/&nbsp;33<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;5)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;1&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;1&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.638&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_111&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_111)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_6&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_6)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.423&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7&nbsp;(gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT6:I5-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB110&nbsp;(gen_RAM.xy_ram_gen/Mmux_doutB1)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;MUXF7:I1-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.248&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;gen_RAM.xy_ram_gen/Mmux_doutB1_f7&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.140ns&nbsp;(1.079ns&nbsp;logic,&nbsp;1.061ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(50.4%&nbsp;logic,&nbsp;49.6%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;41.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;41.06&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;277112&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;2&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>

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5			<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis Report</B><P></P><B><CENTER>wo 6. mrt 15:04:45 2013</CENTER></B><BR><HR><BR>Release 12.4 - xst M.81d (nt)<BR>Copyright (c) 1995-2010 Xilinx, Inc.  All rights reserved.<BR>--> Parameter TMPDIR set to xst/projnav.tmp<BR><BR><BR>Total REAL time to Xst completion: 0.00 secs<BR>Total CPU time to Xst completion: 0.10 secs<BR> <BR>--> Parameter xsthdpdir set to xst<BR><BR><BR>Total REAL time to Xst completion: 0.00 secs<BR>Total CPU time to Xst completion: 0.10 secs<BR> <BR>--> Reading design: operand_mem.prj<BR><BR>TABLE OF CONTENTS<BR>  1) Synthesis Options Summary<BR>  2) HDL Parsing<BR>  3) HDL Elaboration<BR>  4) HDL Synthesis<BR>       4.1) HDL Synthesis Report<BR>  5) Advanced HDL Synthesis<BR>       5.1) Advanced HDL Synthesis Report<BR>  6) Low Level Synthesis<BR>  7) Partition Report<BR>  8) Design Summary<BR>       8.1) Primitive and Black Box Usage<BR>       8.2) Device utilization summary<BR>       8.3) Partition Resource Summary<BR>       8.4) Timing Report<BR>            8.4.1) Clock Information<BR>            8.4.2) Asynchronous Control Signals Information<BR>            8.4.3) Timing Summary<BR>            8.4.4) Timing Details<BR>            8.4.5) Cross Clock Domains Report<BR><BR><BR>=========================================================================<BR>*                      Synthesis Options Summary                        <BR>=========================================================================<BR>---- Source Parameters<BR>Input File Name                    : "operand_mem.prj"<BR>Input Format                       : mixed<BR>Ignore Synthesis Constraint File   : NO<BR><BR>---- Target Parameters<BR>Output File Name                   : "operand_mem"<BR>Output Format                      : NGC<BR>Target Device                      : xc6vlx240t-1-ff1156<BR><BR>---- Source Options<BR>Top Module Name                    : operand_mem<BR>Automatic FSM Extraction           : YES<BR>FSM Encoding Algorithm             : Auto<BR>Safe Implementation                : No<BR>FSM Style                          : LUT<BR>RAM Extraction                     : Yes<BR>RAM Style                          : Auto<BR>ROM Extraction                     : Yes<BR>Shift Register Extraction          : YES<BR>ROM Style                          : Auto<BR>Resource Sharing                   : YES<BR>Asynchronous To Synchronous        : NO<BR>Shift Register Minimum Size        : 2<BR>Use DSP Block                      : Auto<BR>Automatic Register Balancing       : No<BR><BR>---- Target Options<BR>LUT Combining                      : Auto<BR>Reduce Control Sets                : Auto<BR>Add IO Buffers                     : NO<BR>Global Maximum Fanout              : 100000<BR>Add Generic Clock Buffer(BUFG)     : 32<BR>Register Duplication               : YES<BR>Optimize Instantiated Primitives   : NO<BR>Use Clock Enable                   : Auto<BR>Use Synchronous Set                : Auto<BR>Use Synchronous Reset              : Auto<BR>Pack IO Registers into IOBs        : Auto<BR>Equivalent register Removal        : YES<BR><BR>---- General Options<BR>Optimization Goal                  : Area<BR>Optimization Effort                : 2<BR>Power Reduction                    : NO<BR>Keep Hierarchy                     : No<BR>Netlist Hierarchy                  : As_Optimized<BR>RTL Output                         : Yes<BR>Global Optimization                : AllClockNets<BR>Read Cores                         : YES<BR>Write Timing Constraints           : NO<BR>Cross Clock Analysis               : NO<BR>Hierarchy Separator                : /<BR>Bus Delimiter                      : <><BR>Case Specifier                     : Maintain<BR>Slice Utilization Ratio            : 100<BR>BRAM Utilization Ratio             : 100<BR>DSP48 Utilization Ratio            : 100<BR>Auto BRAM Packing                  : NO<BR>Slice Utilization Ratio Delta      : 5<BR><BR>---- Other Options<BR>Cores Search Directories           : {"../../SVN/mod_sim_exp/rtl/vhdl/core"  }<BR><BR>=========================================================================<BR><BR><BR>=========================================================================<BR>                          HDL Parsing                                  <BR>=========================================================================<BR>Analyzing Verilog file \"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_dp.v\" into library work<BR>Parsing module <OPERAND_DP>.<BR>Analyzing Verilog file \"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operands_sp.v\" into library work<BR>Parsing module <OPERANDS_SP>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/std_functions.vhd" into library mod_sim_exp<BR>Parsing package <STD_FUNCTIONS>.<BR>Parsing package body <STD_FUNCTIONS>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAM_ASYM>.<BR>Parsing architecture <BEHAVORIAL> of entity <TDPRAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAM_ASYM>.<BR>Parsing architecture <BEHAVORIAL> of entity <DPRAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpram_generic.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAM_GENERIC>.<BR>Parsing architecture <BEHAVORIAL> of entity <TDPRAM_GENERIC>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpramblock_asym.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAMBLOCK_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <TDPRAMBLOCK_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAM_GENERIC>.<BR>Parsing architecture <BEHAVORIAL> of entity <DPRAM_GENERIC>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpramblock_asym.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAMBLOCK_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <DPRAMBLOCK_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd" into library mod_sim_exp<BR>Parsing package <MOD_SIM_EXP_PKG>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_gen.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM_GEN>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM_GEN>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM_ASYM>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram_gen.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM_GEN>.<BR>Parsing architecture <BEHAVIORAL> of entity <MODULUS_RAM_GEN>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <MODULUS_RAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM>.<BR>Parsing architecture <BEHAVIORAL> of entity <MODULUS_RAM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_MEM>.<BR>Parsing architecture <STRUCTURAL> of entity <OPERAND_MEM>.<BR><BR>=========================================================================<BR>                            HDL Elaboration                            <BR>=========================================================================<BR><BR>Elaborating entity <OPERAND_MEM> (architecture <STRUCTURAL>) with generics from library <MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:321 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" Line 131: Comparison between arrays of unequal length always returns FALSE.<BR><BR>Elaborating entity <OPERAND_RAM_GEN> (architecture <BEHAVIORAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>Elaborating entity <TDPRAM_GENERIC> (architecture <BEHAVORIAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>Elaborating entity <MODULUS_RAM_GEN> (architecture <BEHAVIORAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>Elaborating entity <DPRAM_GENERIC> (architecture <BEHAVORIAL>) with generics from library <MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:321 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" Line 199: Comparison between arrays of unequal length always returns FALSE.<BR><BR>=========================================================================<BR>                           HDL Synthesis                               <BR>=========================================================================<BR><BR>Synthesizing Unit <OPERAND_MEM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd".<BR>        width = 1536<BR>        nr_op = 4<BR>        nr_m = 2<BR>        mem_style = "generic"<BR>        device = "xilinx"<BR>    Summary:<BR> inferred   2 Multiplexer(s).<BR>Unit <OPERAND_MEM> synthesized.<BR><BR>Synthesizing Unit <OPERAND_RAM_GEN>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram_gen.vhd".<BR>        width = 1536<BR>        depth = 4<BR>    Found 32-bit 48-to-1 multiplexer for signal <ADDRB[5]_X_8_O_WIDE_MUX_59_OUT> created at line 174.<BR>    Found 6-bit comparator greater for signal <ADDRB[5]_PWR_8_O_LESSTHAN_59_O> created at line 174<BR>    Summary:<BR> inferred   1 Comparator(s).<BR> inferred  51 Multiplexer(s).<BR>Unit <OPERAND_RAM_GEN> synthesized.<BR><BR>Synthesizing Unit <TDPRAM_GENERIC>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpram_generic.vhd".<BR>        depth = 4<BR>    Set property "ram_style = block" for signal <RAM>.<BR>    Found 4x32-bit dual-port RAM <MRAM_RAM> for signal <RAM>.<BR>    Found 32-bit register for signal <DOUTB>.<BR>    Found 32-bit register for signal <DOUTA>.<BR>    Summary:<BR> inferred   1 RAM(s).<BR> inferred  64 D-type flip-flop(s).<BR> inferred   2 Multiplexer(s).<BR>Unit <TDPRAM_GENERIC> synthesized.<BR><BR>Synthesizing Unit <MODULUS_RAM_GEN>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram_gen.vhd".<BR>        width = 1536<BR>        depth = 2<BR>    Summary:<BR> inferred  48 Multiplexer(s).<BR>Unit <MODULUS_RAM_GEN> synthesized.<BR><BR>Synthesizing Unit <DPRAM_GENERIC>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd".<BR>        depth = 2<BR>    Set property "ram_style = block" for signal <RAM>.<BR>    Found 2x32-bit dual-port RAM <MRAM_RAM> for signal <RAM>.<BR>    Found 32-bit register for signal <DOUT>.<BR>    Summary:<BR> inferred   1 RAM(s).<BR> inferred  32 D-type flip-flop(s).<BR>Unit <DPRAM_GENERIC> synthesized.<BR><BR>=========================================================================<BR>HDL Synthesis Report<BR><BR>Macro Statistics<BR># RAMs                                                 : 96<BR> 2x32-bit dual-port RAM                                : 48<BR> 4x32-bit dual-port RAM                                : 48<BR># Registers                                            : 144<BR> 32-bit register                                       : 144<BR># Comparators                                          : 1<BR> 6-bit comparator greater                              : 1<BR># Multiplexers                                         : 197<BR> 1-bit 2-to-1 multiplexer                              : 98<BR> 2-bit 2-to-1 multiplexer                              : 1<BR> 32-bit 2-to-1 multiplexer                             : 97<BR> 32-bit 48-to-1 multiplexer                            : 1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                       Advanced HDL Synthesis                          <BR>=========================================================================<BR><BR><BR>Synthesizing (advanced) Unit <DPRAM_GENERIC>.<BR>INFO:Xst:3040 - The RAM <MRAM_RAM> will be implemented as a BLOCK RAM, absorbing the following register(s): <DOUT><BR>    -----------------------------------------------------------------------<BR>    \| ram_type           \| Block                               \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port A                                                              \|<BR>    \|     aspect ratio   \| 2-word x 32-bit                     \|          \|<BR>    \|     mode           \| read-first                          \|          \|<BR>    \|     clkA           \| connected to signal <CLK>           \| rise     \|<BR>    \|     weA            \| connected to signal <WE>            \| high     \|<BR>    \|     addrA          \| connected to signal <WADDR>         \|          \|<BR>    \|     diA            \| connected to signal <DIN>           \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port B                                                              \|<BR>    \|     aspect ratio   \| 2-word x 32-bit                     \|          \|<BR>    \|     mode           \| write-first                         \|          \|<BR>    \|     clkB           \| connected to signal <CLK>           \| rise     \|<BR>    \|     addrB          \| connected to signal <RADDR>         \|          \|<BR>    \|     doB            \| connected to signal <DOUT>          \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>Unit <DPRAM_GENERIC> synthesized (advanced).<BR><BR>Synthesizing (advanced) Unit <TDPRAM_GENERIC>.<BR>INFO:Xst:3040 - The RAM <MRAM_RAM> will be implemented as a BLOCK RAM, absorbing the following register(s): <DOUTA> <DOUTB><BR>    -----------------------------------------------------------------------<BR>    \| ram_type           \| Block                               \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port A                                                              \|<BR>    \|     aspect ratio   \| 4-word x 32-bit                     \|          \|<BR>    \|     mode           \| write-first                         \|          \|<BR>    \|     clkA           \| connected to signal <CLKA>          \| rise     \|<BR>    \|     weA            \| connected to signal <WEA>           \| high     \|<BR>    \|     addrA          \| connected to signal <ADDRA>         \|          \|<BR>    \|     diA            \| connected to signal <DINA>          \|          \|<BR>    \|     doA            \| connected to signal <DOUTA>         \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port B                                                              \|<BR>    \|     aspect ratio   \| 4-word x 32-bit                     \|          \|<BR>    \|     mode           \| write-first                         \|          \|<BR>    \|     clkB           \| connected to signal <CLKB>          \| rise     \|<BR>    \|     weB            \| connected to signal <WEB>           \| high     \|<BR>    \|     addrB          \| connected to signal <ADDRB>         \|          \|<BR>    \|     diB            \| connected to signal <DINB>          \|          \|<BR>    \|     doB            \| connected to signal <DOUTB>         \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>Unit <TDPRAM_GENERIC> synthesized (advanced).<BR><BR>=========================================================================<BR>Advanced HDL Synthesis Report<BR><BR>Macro Statistics<BR># RAMs                                                 : 96<BR> 2x32-bit dual-port block RAM                          : 48<BR> 4x32-bit dual-port block RAM                          : 48<BR># Comparators                                          : 1<BR> 6-bit comparator greater                              : 1<BR># Multiplexers                                         : 101<BR> 1-bit 2-to-1 multiplexer                              : 98<BR> 2-bit 2-to-1 multiplexer                              : 1<BR> 32-bit 2-to-1 multiplexer                             : 1<BR> 32-bit 48-to-1 multiplexer                            : 1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                         Low Level Synthesis                           <BR>=========================================================================<BR><BR>Optimizing unit <OPERAND_MEM> ...<BR><BR>Optimizing unit <OPERAND_RAM_GEN> ...<BR><BR>Optimizing unit <MODULUS_RAM_GEN> ...<BR><BR>Mapping all equations...<BR>Building and optimizing final netlist ...<BR>Found area constraint ratio of 100 (+ 5) on block operand_mem, actual ratio is 0.<BR><BR>Final Macro Processing ...<BR><BR>=========================================================================<BR>Final Register Report<BR><BR>Found no macro<BR>=========================================================================<BR><BR>=========================================================================<BR>                           Partition Report                            <BR>=========================================================================<BR><BR>Partition Implementation Status<BR>-------------------------------<BR><BR>  No Partitions were found in this design.<BR><BR>-------------------------------<BR><BR>=========================================================================<BR>                            Design Summary                             *<BR>=========================================================================<BR><BR>Top Level Output File Name         : operand_mem.ngc<BR><BR>Primitive and Black Box Usage:<BR>------------------------------<BR># BELS                             : 689<BR>#      GND                         : 1<BR>#      LUT2                        : 1<BR>#      LUT3                        : 17<BR>#      LUT4                        : 35<BR>#      LUT5                        : 50<BR>#      LUT6                        : 520<BR>#      MUXF7                       : 64<BR>#      VCC                         : 1<BR># RAMS                             : 96<BR>#      RAMB18E1                    : 48<BR>#      RAMB36E1                    : 48<BR><BR>Device utilization summary:<BR>---------------------------<BR><BR>Selected Device : 6vlx240tff1156-1 <BR><BR><BR>Slice Logic Utilization: <BR> Number of Slice LUTs:                  623  out of  150720     0%  <BR>    Number used as Logic:               623  out of  150720     0%  <BR><BR>Slice Logic Distribution: <BR> Number of LUT Flip Flop pairs used:    623<BR>   Number with an unused Flip Flop:     623  out of    623   100%  <BR>   Number with an unused LUT:             0  out of    623     0%  <BR>   Number of fully used LUT-FF pairs:     0  out of    623     0%  <BR>   Number of unique control sets:         0<BR><BR>IO Utilization: <BR> Number of IOs:                        4690<BR> Number of bonded IOBs:                   0  out of    600     0%  <BR><BR>Specific Feature Utilization:<BR> Number of Block RAM/FIFO:               72  out of    416    17%  <BR>    Number using Block RAM only:         72<BR><BR>---------------------------<BR>Partition Resource Summary:<BR>---------------------------<BR><BR>  No Partitions were found in this design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing Report<BR><BR>NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.<BR>      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT<BR>      GENERATED AFTER PLACE-and-ROUTE.<BR><BR>Clock Information:<BR>------------------<BR>-----------------------------------+--------------------------------------------------------+-------+<BR>Clock Signal                       \| Clock buffer(FF name)                                  \| Load  \|<BR>-----------------------------------+--------------------------------------------------------+-------+<BR>clk                                \| NONE(gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM)\| 96    \|<BR>-----------------------------------+--------------------------------------------------------+-------+<BR>INFO:Xst:2169 - HDL ADVISOR - Some clock signals were not automatically buffered by XST with BUFG/BUFR resources. Please use the buffer_type constraint in order to insert these buffers to the clock signals to help prevent skew problems.<BR><BR>Asynchronous Control Signals Information:<BR>----------------------------------------<BR>No asynchronous control signals found in this design<BR><BR>Timing Summary:<BR>---------------<BR>Speed Grade: -1<BR><BR>   Minimum period: No path found<BR>   Minimum input arrival time before clock: 2.133ns<BR>   Maximum output required time after clock: 4.472ns<BR>   Maximum combinational path delay: 2.140ns<BR><BR>Timing Details:<BR>---------------<BR>All values displayed in nanoseconds (ns)<BR><BR>=========================================================================<BR>Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'<BR>  Total number of paths / destination ports: 8928 / 5664<BR>-------------------------------------------------------------------------<BR>Offset:              2.133ns (Levels of Logic = 2)<BR>  Source:            rw_address<1> (PAD)<BR>  Destination:       gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM (RAM)<BR>  Destination Clock: clk rising<BR><BR>  Data Path: rw_address<1> to gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM<BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     LUT6:I0->O            8   0.068   0.684  gen_RAM.xy_ram_gen/Mmux_weA_RAM<13>111 (gen_RAM.xy_ram_gen/N35)<BR>     LUT4:I0->O            4   0.068   0.419  gen_RAM.xy_ram_gen/Mmux_weA_RAM<1>11 (gen_RAM.xy_ram_gen/weA_RAM<1>)<BR>     RAMB36E1:WEA0             0.515          gen_RAM.xy_ram_gen/ramblocks[1].ramblock/Mram_RAM<BR>    ----------------------------------------<BR>    Total                      2.133ns (1.030ns logic, 1.103ns route)<BR>                                       (48.3% logic, 51.7% route)<BR><BR>=========================================================================<BR>Timing constraint: Default OFFSET OUT AFTER for Clock 'clk'<BR>  Total number of paths / destination ports: 5632 / 3104<BR>-------------------------------------------------------------------------<BR>Offset:              4.472ns (Levels of Logic = 5)<BR>  Source:            gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM (RAM)<BR>  Destination:       data_out<31> (PAD)<BR>  Source Clock:      clk rising<BR><BR>  Data Path: gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM to data_out<31><BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     RAMB36E1:CLKARDCLK->DOBDO31    1   2.073   0.638  gen_RAM.xy_ram_gen/ramblocks[26].ramblock/Mram_RAM (gen_RAM.xy_ram_gen/doutB_RAM<26><31>)<BR>     LUT6:I2->O            1   0.068   0.638  gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_11121 (gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_11121)<BR>     LUT6:I2->O            1   0.068   0.000  gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_624 (gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_624)<BR>     MUXF7:I1->O           2   0.248   0.423  gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7_23 (gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f724)<BR>     LUT6:I5->O            1   0.068   0.000  gen_RAM.xy_ram_gen/Mmux_doutB251 (gen_RAM.xy_ram_gen/Mmux_doutB25)<BR>     MUXF7:I1->O           0   0.248   0.000  gen_RAM.xy_ram_gen/Mmux_doutB25_f7 (data_out<31>)<BR>    ----------------------------------------<BR>    Total                      4.472ns (2.773ns logic, 1.699ns route)<BR>                                       (62.0% logic, 38.0% route)<BR><BR>=========================================================================<BR>Timing constraint: Default path analysis<BR>  Total number of paths / destination ports: 1827 / 33<BR>-------------------------------------------------------------------------<BR>Delay:               2.140ns (Levels of Logic = 5)<BR>  Source:            rw_address<1> (PAD)<BR>  Destination:       data_out<31> (PAD)<BR><BR>  Data Path: rw_address<1> to data_out<31><BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     LUT6:I0->O            1   0.068   0.638  gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_111 (gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_111)<BR>     LUT6:I2->O            1   0.068   0.000  gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_6 (gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_6)<BR>     MUXF7:I1->O           2   0.248   0.423  gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7 (gen_RAM.xy_ram_gen/Mmux_addrB[5]_X_8_o_wide_mux_59_OUT_5_f7)<BR>     LUT6:I5->O            1   0.068   0.000  gen_RAM.xy_ram_gen/Mmux_doutB110 (gen_RAM.xy_ram_gen/Mmux_doutB1)<BR>     MUXF7:I1->O           0   0.248   0.000  gen_RAM.xy_ram_gen/Mmux_doutB1_f7 (data_out<0>)<BR>    ----------------------------------------<BR>    Total                      2.140ns (1.079ns logic, 1.061ns route)<BR>                                       (50.4% logic, 49.6% route)<BR><BR>=========================================================================<BR><BR>Cross Clock Domains Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total REAL time to Xst completion: 41.00 secs<BR>Total CPU time to Xst completion: 41.06 secs<BR> <BR>--> <BR><BR>Total memory usage is 277112 kilobytes<BR><BR>Number of errors   :    0 (   0 filtered)<BR>Number of warnings :    2 (   0 filtered)<BR>Number of infos    :    3 (   0 filtered)<BR><BR></PRE></FONT></BODY></HTML>

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