OpenCores
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1 68 olivier.gi 
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2 
#                            START SYNTHESIS (AREA optimized)
3 
#====================================================================================
4 
# Cyclone II (EP2C20F484C), speedgrade: -6
5 
#====================================================================================
6 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
7 
#     12          10          0         0            0          0            0         1
8 
#====================================================================================
9 
Type           : Clock Setup: 'dco_clk'
10 
Slack          : -17.586 ns
11 
Required Time  : 240.04 MHz ( period = 4.166 ns )
12 
Actual Time    : 45.97 MHz ( period = 21.752 ns )
13 
 
14 
====================================================================================
15 
Total logic elements : 1,785 / 18,752 ( 10 % )
16 
    Total combinational functions : 1,732 / 18,752 ( 9 % )
17 
    Dedicated logic registers : 537 / 18,752 ( 3 % )
18 
Total registers : 537
19 
Total pins : 80 / 315 ( 25 % )
20 
Total virtual pins : 0
21 
Total memory bits : 81,920 / 239,616 ( 34 % )
22 
Embedded Multiplier 9-bit elements : 2 / 52 ( 4 % )
23 
Total PLLs : 0 / 4 ( 0 % )
24 
 
25 
====================================================================================
26 
#                            SYNTHESIS DONE
27 
#####################################################################################
28 
 
29 
#####################################################################################
30 
#                            START SYNTHESIS (AREA optimized)
31 
#====================================================================================
32 
# Cyclone II (EP2C20F484C), speedgrade: -7
33 
#====================================================================================
34 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
35 
#     12          10          0         0            0          0            0         1
36 
#====================================================================================
37 
Type           : Clock Setup: 'dco_clk'
38 
Slack          : -22.153 ns
39 
Required Time  : 240.04 MHz ( period = 4.166 ns )
40 
Actual Time    : 38.00 MHz ( period = 26.319 ns )
41 
 
42 
====================================================================================
43 
Total logic elements : 1,781 / 18,752 ( 9 % )
44 
    Total combinational functions : 1,732 / 18,752 ( 9 % )
45 
    Dedicated logic registers : 537 / 18,752 ( 3 % )
46 
Total registers : 537
47 
Total pins : 80 / 315 ( 25 % )
48 
Total virtual pins : 0
49 
Total memory bits : 81,920 / 239,616 ( 34 % )
50 
Embedded Multiplier 9-bit elements : 2 / 52 ( 4 % )
51 
Total PLLs : 0 / 4 ( 0 % )
52 
 
53 
====================================================================================
54 
#                            SYNTHESIS DONE
55 
#####################################################################################
56 
 
57 
#####################################################################################
58 
#                            START SYNTHESIS (AREA optimized)
59 
#====================================================================================
60 
# Cyclone II (EP2C20F484C), speedgrade: -8
61 
#====================================================================================
62 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
63 
#     12          10          0         0            0          0            0         1
64 
#====================================================================================
65 
Type           : Clock Setup: 'dco_clk'
66 
Slack          : -26.587 ns
67 
Required Time  : 240.04 MHz ( period = 4.166 ns )
68 
Actual Time    : 32.52 MHz ( period = 30.753 ns )
69 
 
70 
====================================================================================
71 
Total logic elements : 1,779 / 18,752 ( 9 % )
72 
    Total combinational functions : 1,732 / 18,752 ( 9 % )
73 
    Dedicated logic registers : 537 / 18,752 ( 3 % )
74 
Total registers : 537
75 
Total pins : 80 / 315 ( 25 % )
76 
Total virtual pins : 0
77 
Total memory bits : 81,920 / 239,616 ( 34 % )
78 
Embedded Multiplier 9-bit elements : 2 / 52 ( 4 % )
79 
Total PLLs : 0 / 4 ( 0 % )
80 
 
81 
====================================================================================
82 
#                            SYNTHESIS DONE
83 
#####################################################################################
84 
 
85 
#####################################################################################
86 
#                            START SYNTHESIS (AREA optimized)
87 
#====================================================================================
88 
# Cyclone III (EP3C55F484C), speedgrade: -6
89 
#====================================================================================
90 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
91 
#     12          10          0         0            0          0            0         1
92 
#====================================================================================
93 
+-------------------------------------------------+
94 
; Slow 1200mV 85C Model Fmax Summary              ;
95 
+-----------+-----------------+------------+------+
96 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
97 
+-----------+-----------------+------------+------+
98 
; 49.06 MHz ; 49.06 MHz       ; dco_clk    ;      ;
99 
+-----------+-----------------+------------+------+
100 
 
101 
====================================================================================
102 
Total logic elements : 1,752 / 55,856 ( 3 % )
103 
    Total combinational functions : 1,732 / 55,856 ( 3 % )
104 
    Dedicated logic registers : 537 / 55,856 ( < 1 % )
105 
Total registers : 537
106 
Total pins : 80 / 328 ( 24 % )
107 
Total virtual pins : 0
108 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
109 
Embedded Multiplier 9-bit elements : 2 / 312 ( < 1 % )
110 
Total PLLs : 0 / 4 ( 0 % )
111 
 
112 
====================================================================================
113 
#                            SYNTHESIS DONE
114 
#####################################################################################
115 
 
116 
#####################################################################################
117 
#                            START SYNTHESIS (AREA optimized)
118 
#====================================================================================
119 
# Cyclone III (EP3C55F484C), speedgrade: -7
120 
#====================================================================================
121 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
122 
#     12          10          0         0            0          0            0         1
123 
#====================================================================================
124 
+-------------------------------------------------+
125 
; Slow 1200mV 85C Model Fmax Summary              ;
126 
+-----------+-----------------+------------+------+
127 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
128 
+-----------+-----------------+------------+------+
129 
; 41.01 MHz ; 41.01 MHz       ; dco_clk    ;      ;
130 
+-----------+-----------------+------------+------+
131 
 
132 
====================================================================================
133 
Total logic elements : 1,750 / 55,856 ( 3 % )
134 
    Total combinational functions : 1,732 / 55,856 ( 3 % )
135 
    Dedicated logic registers : 537 / 55,856 ( < 1 % )
136 
Total registers : 537
137 
Total pins : 80 / 328 ( 24 % )
138 
Total virtual pins : 0
139 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
140 
Embedded Multiplier 9-bit elements : 2 / 312 ( < 1 % )
141 
Total PLLs : 0 / 4 ( 0 % )
142 
 
143 
====================================================================================
144 
#                            SYNTHESIS DONE
145 
#####################################################################################
146 
 
147 
#####################################################################################
148 
#                            START SYNTHESIS (AREA optimized)
149 
#====================================================================================
150 
# Cyclone III (EP3C55F484C), speedgrade: -8
151 
#====================================================================================
152 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
153 
#     12          10          0         0            0          0            0         1
154 
#====================================================================================
155 
+-------------------------------------------------+
156 
; Slow 1200mV 85C Model Fmax Summary              ;
157 
+-----------+-----------------+------------+------+
158 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
159 
+-----------+-----------------+------------+------+
160 
; 37.34 MHz ; 37.34 MHz       ; dco_clk    ;      ;
161 
+-----------+-----------------+------------+------+
162 
 
163 
====================================================================================
164 
Total logic elements : 1,752 / 55,856 ( 3 % )
165 
    Total combinational functions : 1,732 / 55,856 ( 3 % )
166 
    Dedicated logic registers : 537 / 55,856 ( < 1 % )
167 
Total registers : 537
168 
Total pins : 80 / 328 ( 24 % )
169 
Total virtual pins : 0
170 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
171 
Embedded Multiplier 9-bit elements : 2 / 312 ( < 1 % )
172 
Total PLLs : 0 / 4 ( 0 % )
173 
 
174 
====================================================================================
175 
#                            SYNTHESIS DONE
176 
#####################################################################################
177 
 
178 
#####################################################################################
179 
#                            START SYNTHESIS (AREA optimized)
180 
#====================================================================================
181 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
182 
#====================================================================================
183 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
184 
#     12          10          0         0            0          0            0         1
185 
#====================================================================================
186 
+------------------------------------------------+
187 
; Slow 1200mV 85C Model Fmax Summary             ;
188 
+----------+-----------------+------------+------+
189 
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
190 
+----------+-----------------+------------+------+
191 
; 49.1 MHz ; 49.1 MHz        ; dco_clk    ;      ;
192 
+----------+-----------------+------------+------+
193 
 
194 
====================================================================================
195 
Total logic elements : 1,750 / 21,280 ( 8 % )
196 
    Total combinational functions : 1,732 / 21,280 ( 8 % )
197 
    Dedicated logic registers : 537 / 21,280 ( 3 % )
198 
Total registers : 0
199 
Total pins : 80 / 167 ( 48 % )
200 
Total virtual pins : 0
201 
Total memory bits : 81,920 / 774,144 ( 11 % )
202 
Embedded Multiplier 9-bit elements : 2 / 80 ( 3 % )
203 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
204 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
205 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
206 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
207 
Total PLLs : 0 / 4 ( 0 % )
208 
 
209 
====================================================================================
210 
#                            SYNTHESIS DONE
211 
#####################################################################################
212 
 
213 
#####################################################################################
214 
#                            START SYNTHESIS (AREA optimized)
215 
#====================================================================================
216 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
217 
#====================================================================================
218 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
219 
#     12          10          0         0            0          0            0         1
220 
#====================================================================================
221 
+-------------------------------------------------+
222 
; Slow 1200mV 85C Model Fmax Summary              ;
223 
+-----------+-----------------+------------+------+
224 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
225 
+-----------+-----------------+------------+------+
226 
; 42.92 MHz ; 42.92 MHz       ; dco_clk    ;      ;
227 
+-----------+-----------------+------------+------+
228 
 
229 
====================================================================================
230 
Total logic elements : 1,749 / 21,280 ( 8 % )
231 
    Total combinational functions : 1,732 / 21,280 ( 8 % )
232 
    Dedicated logic registers : 537 / 21,280 ( 3 % )
233 
Total registers : 0
234 
Total pins : 80 / 167 ( 48 % )
235 
Total virtual pins : 0
236 
Total memory bits : 81,920 / 774,144 ( 11 % )
237 
Embedded Multiplier 9-bit elements : 2 / 80 ( 3 % )
238 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
239 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
240 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
241 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
242 
Total PLLs : 0 / 4 ( 0 % )
243 
 
244 
====================================================================================
245 
#                            SYNTHESIS DONE
246 
#####################################################################################
247 
 
248 
#####################################################################################
249 
#                            START SYNTHESIS (AREA optimized)
250 
#====================================================================================
251 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
252 
#====================================================================================
253 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
254 
#     12          10          0         0            0          0            0         1
255 
#====================================================================================
256 
+-------------------------------------------------+
257 
; Slow 1200mV 85C Model Fmax Summary              ;
258 
+-----------+-----------------+------------+------+
259 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
260 
+-----------+-----------------+------------+------+
261 
; 37.09 MHz ; 37.09 MHz       ; dco_clk    ;      ;
262 
+-----------+-----------------+------------+------+
263 
 
264 
====================================================================================
265 
Total logic elements : 1,747 / 21,280 ( 8 % )
266 
    Total combinational functions : 1,732 / 21,280 ( 8 % )
267 
    Dedicated logic registers : 537 / 21,280 ( 3 % )
268 
Total registers : 0
269 
Total pins : 80 / 167 ( 48 % )
270 
Total virtual pins : 0
271 
Total memory bits : 81,920 / 774,144 ( 11 % )
272 
Embedded Multiplier 9-bit elements : 2 / 80 ( 3 % )
273 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
274 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
275 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
276 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
277 
Total PLLs : 0 / 4 ( 0 % )
278 
 
279 
====================================================================================
280 
#                            SYNTHESIS DONE
281 
#####################################################################################
282 
 
283 
#####################################################################################
284 
#                            START SYNTHESIS (AREA optimized)
285 
#====================================================================================
286 
# Arria GX (EP1AGX50CF484C), speedgrade: -6
287 
#====================================================================================
288 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
289 
#     12          10          0         0            0          0            0         1
290 
#====================================================================================
291 
+-------------------------------------------------+
292 
; Slow Model Fmax Summary                         ;
293 
+-----------+-----------------+------------+------+
294 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
295 
+-----------+-----------------+------------+------+
296 
; 45.11 MHz ; 45.11 MHz       ; dco_clk    ;      ;
297 
+-----------+-----------------+------------+------+
298 
 
299 
====================================================================================
300 
Logic utilization : 4 %
301 
    Combinational ALUTs : 1,160 / 40,128 ( 3 % )
302 
    Dedicated logic registers : 539 / 40,128 ( 1 % )
303 
Total registers : 539
304 
Total pins : 80 / 254 ( 31 % )
305 
Total virtual pins : 0
306 
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
307 
DSP block 9-bit elements : 2 / 208 ( < 1 % )
308 
Total GXB Receiver Channels : 0 / 4 ( 0 % )
309 
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
310 
Total PLLs : 0 / 4 ( 0 % )
311 
Total DLLs : 0 / 2 ( 0 % )
312 
 
313 
====================================================================================
314 
#                            SYNTHESIS DONE
315 
#####################################################################################
316 
 
317 
#####################################################################################
318 
#                            START SYNTHESIS (AREA optimized)
319 
#====================================================================================
320 
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
321 
#====================================================================================
322 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
323 
#     12          10          0         0            0          0            0         1
324 
#====================================================================================
325 
+-------------------------------------------------+
326 
; Slow 900mV 85C Model Fmax Summary               ;
327 
+-----------+-----------------+------------+------+
328 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
329 
+-----------+-----------------+------------+------+
330 
; 80.28 MHz ; 80.28 MHz       ; dco_clk    ;      ;
331 
+-----------+-----------------+------------+------+
332 
 
333 
====================================================================================
334 
Logic utilization : 5 %
335 
    Combinational ALUTs : 1,146 / 36,100 ( 3 % )
336 
    Memory ALUTs : 0 / 18,050 ( 0 % )
337 
    Dedicated logic registers : 540 / 36,100 ( 1 % )
338 
Total registers : 540
339 
Total pins : 80 / 404 ( 20 % )
340 
Total virtual pins : 0
341 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
342 
DSP block 18-bit elements : 2 / 232 ( < 1 % )
343 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
344 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
345 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
346 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
347 
Total PLLs : 0 / 4 ( 0 % )
348 
Total DLLs : 0 / 2 ( 0 % )
349 
 
350 
====================================================================================
351 
#                            SYNTHESIS DONE
352 
#####################################################################################
353 
 
354 
#####################################################################################
355 
#                            START SYNTHESIS (AREA optimized)
356 
#====================================================================================
357 
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
358 
#====================================================================================
359 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
360 
#     12          10          0         0            0          0            0         1
361 
#====================================================================================
362 
+-------------------------------------------------+
363 
; Slow 900mV 85C Model Fmax Summary               ;
364 
+-----------+-----------------+------------+------+
365 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
366 
+-----------+-----------------+------------+------+
367 
; 71.11 MHz ; 71.11 MHz       ; dco_clk    ;      ;
368 
+-----------+-----------------+------------+------+
369 
 
370 
====================================================================================
371 
Logic utilization : 5 %
372 
    Combinational ALUTs : 1,148 / 36,100 ( 3 % )
373 
    Memory ALUTs : 0 / 18,050 ( 0 % )
374 
    Dedicated logic registers : 539 / 36,100 ( 1 % )
375 
Total registers : 539
376 
Total pins : 80 / 404 ( 20 % )
377 
Total virtual pins : 0
378 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
379 
DSP block 18-bit elements : 2 / 232 ( < 1 % )
380 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
381 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
382 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
383 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
384 
Total PLLs : 0 / 4 ( 0 % )
385 
Total DLLs : 0 / 2 ( 0 % )
386 
 
387 
====================================================================================
388 
#                            SYNTHESIS DONE
389 
#####################################################################################
390 
 
391 
#####################################################################################
392 
#                            START SYNTHESIS (AREA optimized)
393 
#====================================================================================
394 
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
395 
#====================================================================================
396 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
397 
#     12          10          0         0            0          0            0         1
398 
#====================================================================================
399 
+-------------------------------------------------+
400 
; Slow 900mV 85C Model Fmax Summary               ;
401 
+-----------+-----------------+------------+------+
402 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
403 
+-----------+-----------------+------------+------+
404 
; 63.11 MHz ; 63.11 MHz       ; dco_clk    ;      ;
405 
+-----------+-----------------+------------+------+
406 
 
407 
====================================================================================
408 
Logic utilization : 5 %
409 
    Combinational ALUTs : 1,143 / 36,100 ( 3 % )
410 
    Memory ALUTs : 0 / 18,050 ( 0 % )
411 
    Dedicated logic registers : 539 / 36,100 ( 1 % )
412 
Total registers : 539
413 
Total pins : 80 / 404 ( 20 % )
414 
Total virtual pins : 0
415 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
416 
DSP block 18-bit elements : 2 / 232 ( < 1 % )
417 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
418 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
419 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
420 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
421 
Total PLLs : 0 / 4 ( 0 % )
422 
Total DLLs : 0 / 2 ( 0 % )
423 
 
424 
====================================================================================
425 
#                            SYNTHESIS DONE
426 
#####################################################################################
427 
 
428 
#####################################################################################
429 
#                            START SYNTHESIS (AREA optimized)
430 
#====================================================================================
431 
# Stratix (EP1S10F484C), speedgrade: -5
432 
#====================================================================================
433 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
434 
#     12          10          0         0            0          0            0         1
435 
#====================================================================================
436 
Type           : Clock Setup: 'dco_clk'
437 
Slack          : -18.846 ns
438 
Required Time  : 240.04 MHz ( period = 4.166 ns )
439 
Actual Time    : 43.46 MHz ( period = 23.012 ns )
440 
 
441 
====================================================================================
442 
Total logic elements : 1,730 / 10,570 ( 16 % )
443 
Total pins : 80 / 336 ( 24 % )
444 
Total virtual pins : 0
445 
Total memory bits : 81,920 / 920,448 ( 9 % )
446 
DSP block 9-bit elements : 2 / 48 ( 4 % )
447 
Total PLLs : 0 / 6 ( 0 % )
448 
Total DLLs : 0 / 2 ( 0 % )
449 
 
450 
====================================================================================
451 
#                            SYNTHESIS DONE
452 
#####################################################################################
453 
 
454 
#####################################################################################
455 
#                            START SYNTHESIS (AREA optimized)
456 
#====================================================================================
457 
# Stratix (EP1S10F484C), speedgrade: -6
458 
#====================================================================================
459 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
460 
#     12          10          0         0            0          0            0         1
461 
#====================================================================================
462 
Type           : Clock Setup: 'dco_clk'
463 
Slack          : -22.238 ns
464 
Required Time  : 240.04 MHz ( period = 4.166 ns )
465 
Actual Time    : 37.87 MHz ( period = 26.404 ns )
466 
 
467 
====================================================================================
468 
Total logic elements : 1,730 / 10,570 ( 16 % )
469 
Total pins : 80 / 336 ( 24 % )
470 
Total virtual pins : 0
471 
Total memory bits : 81,920 / 920,448 ( 9 % )
472 
DSP block 9-bit elements : 2 / 48 ( 4 % )
473 
Total PLLs : 0 / 6 ( 0 % )
474 
Total DLLs : 0 / 2 ( 0 % )
475 
 
476 
====================================================================================
477 
#                            SYNTHESIS DONE
478 
#####################################################################################
479 
 
480 
#####################################################################################
481 
#                            START SYNTHESIS (AREA optimized)
482 
#====================================================================================
483 
# Stratix (EP1S10F484C), speedgrade: -7
484 
#====================================================================================
485 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
486 
#     12          10          0         0            0          0            0         1
487 
#====================================================================================
488 
Type           : Clock Setup: 'dco_clk'
489 
Slack          : -25.875 ns
490 
Required Time  : 240.04 MHz ( period = 4.166 ns )
491 
Actual Time    : 33.29 MHz ( period = 30.041 ns )
492 
 
493 
====================================================================================
494 
Total logic elements : 1,730 / 10,570 ( 16 % )
495 
Total pins : 80 / 336 ( 24 % )
496 
Total virtual pins : 0
497 
Total memory bits : 81,920 / 920,448 ( 9 % )
498 
DSP block 9-bit elements : 2 / 48 ( 4 % )
499 
Total PLLs : 0 / 6 ( 0 % )
500 
Total DLLs : 0 / 2 ( 0 % )
501 
 
502 
====================================================================================
503 
#                            SYNTHESIS DONE
504 
#####################################################################################
505 
 
506 
#####################################################################################
507 
#                            START SYNTHESIS (AREA optimized)
508 
#====================================================================================
509 
# Stratix II (EP2S15F484C), speedgrade: -3
510 
#====================================================================================
511 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
512 
#     12          10          0         0            0          0            0         1
513 
#====================================================================================
514 
Type           : Clock Setup: 'dco_clk'
515 
Slack          : -10.358 ns
516 
Required Time  : 240.04 MHz ( period = 4.166 ns )
517 
Actual Time    : 68.85 MHz ( period = 14.524 ns )
518 
 
519 
====================================================================================
520 
Logic utilization : 13 %
521 
    Combinational ALUTs : 1,145 / 12,480 ( 9 % )
522 
    Dedicated logic registers : 540 / 12,480 ( 4 % )
523 
Total registers : 540
524 
Total pins : 80 / 343 ( 23 % )
525 
Total virtual pins : 0
526 
Total block memory bits : 81,920 / 419,328 ( 20 % )
527 
DSP block 9-bit elements : 2 / 96 ( 2 % )
528 
Total PLLs : 0 / 6 ( 0 % )
529 
Total DLLs : 0 / 2 ( 0 % )
530 
 
531 
====================================================================================
532 
#                            SYNTHESIS DONE
533 
#####################################################################################
534 
 
535 
#####################################################################################
536 
#                            START SYNTHESIS (AREA optimized)
537 
#====================================================================================
538 
# Stratix II (EP2S15F484C), speedgrade: -4
539 
#====================================================================================
540 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
541 
#     12          10          0         0            0          0            0         1
542 
#====================================================================================
543 
Type           : Clock Setup: 'dco_clk'
544 
Slack          : -12.410 ns
545 
Required Time  : 240.04 MHz ( period = 4.166 ns )
546 
Actual Time    : 60.33 MHz ( period = 16.576 ns )
547 
 
548 
====================================================================================
549 
Logic utilization : 13 %
550 
    Combinational ALUTs : 1,157 / 12,480 ( 9 % )
551 
    Dedicated logic registers : 540 / 12,480 ( 4 % )
552 
Total registers : 540
553 
Total pins : 80 / 343 ( 23 % )
554 
Total virtual pins : 0
555 
Total block memory bits : 81,920 / 419,328 ( 20 % )
556 
DSP block 9-bit elements : 2 / 96 ( 2 % )
557 
Total PLLs : 0 / 6 ( 0 % )
558 
Total DLLs : 0 / 2 ( 0 % )
559 
 
560 
====================================================================================
561 
#                            SYNTHESIS DONE
562 
#####################################################################################
563 
 
564 
#####################################################################################
565 
#                            START SYNTHESIS (AREA optimized)
566 
#====================================================================================
567 
# Stratix II (EP2S15F484C), speedgrade: -5
568 
#====================================================================================
569 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
570 
#     12          10          0         0            0          0            0         1
571 
#====================================================================================
572 
Type           : Clock Setup: 'dco_clk'
573 
Slack          : -15.087 ns
574 
Required Time  : 240.04 MHz ( period = 4.166 ns )
575 
Actual Time    : 51.94 MHz ( period = 19.253 ns )
576 
 
577 
====================================================================================
578 
Logic utilization : 13 %
579 
    Combinational ALUTs : 1,155 / 12,480 ( 9 % )
580 
    Dedicated logic registers : 541 / 12,480 ( 4 % )
581 
Total registers : 541
582 
Total pins : 80 / 343 ( 23 % )
583 
Total virtual pins : 0
584 
Total block memory bits : 81,920 / 419,328 ( 20 % )
585 
DSP block 9-bit elements : 2 / 96 ( 2 % )
586 
Total PLLs : 0 / 6 ( 0 % )
587 
Total DLLs : 0 / 2 ( 0 % )
588 
 
589 
====================================================================================
590 
#                            SYNTHESIS DONE
591 
#####################################################################################
592 
 
593 
#####################################################################################
594 
#                            START SYNTHESIS (AREA optimized)
595 
#====================================================================================
596 
# Stratix III (EP3SE50F484C), speedgrade: -2
597 
#====================================================================================
598 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
599 
#     12          10          0         0            0          0            0         1
600 
#====================================================================================
601 
+-------------------------------------------------+
602 
; Slow 1100mV 85C Model Fmax Summary              ;
603 
+-----------+-----------------+------------+------+
604 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
605 
+-----------+-----------------+------------+------+
606 
; 87.91 MHz ; 87.91 MHz       ; dco_clk    ;      ;
607 
+-----------+-----------------+------------+------+
608 
 
609 
====================================================================================
610 
Logic utilization : 5 %
611 
    Combinational ALUTs : 1,147 / 38,000 ( 3 % )
612 
    Memory ALUTs : 0 / 19,000 ( 0 % )
613 
    Dedicated logic registers : 538 / 38,000 ( 1 % )
614 
Total registers : 538
615 
Total pins : 80 / 296 ( 27 % )
616 
Total virtual pins : 0
617 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
618 
DSP block 18-bit elements : 2 / 384 ( < 1 % )
619 
Total PLLs : 0 / 4 ( 0 % )
620 
Total DLLs : 0 / 4 ( 0 % )
621 
 
622 
====================================================================================
623 
#                            SYNTHESIS DONE
624 
#####################################################################################
625 
 
626 
#####################################################################################
627 
#                            START SYNTHESIS (AREA optimized)
628 
#====================================================================================
629 
# Stratix III (EP3SE50F484C), speedgrade: -3
630 
#====================================================================================
631 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
632 
#     12          10          0         0            0          0            0         1
633 
#====================================================================================
634 
+-------------------------------------------------+
635 
; Slow 1100mV 85C Model Fmax Summary              ;
636 
+-----------+-----------------+------------+------+
637 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
638 
+-----------+-----------------+------------+------+
639 
; 81.95 MHz ; 81.95 MHz       ; dco_clk    ;      ;
640 
+-----------+-----------------+------------+------+
641 
 
642 
====================================================================================
643 
Logic utilization : 4 %
644 
    Combinational ALUTs : 1,142 / 38,000 ( 3 % )
645 
    Memory ALUTs : 0 / 19,000 ( 0 % )
646 
    Dedicated logic registers : 539 / 38,000 ( 1 % )
647 
Total registers : 539
648 
Total pins : 80 / 296 ( 27 % )
649 
Total virtual pins : 0
650 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
651 
DSP block 18-bit elements : 2 / 384 ( < 1 % )
652 
Total PLLs : 0 / 4 ( 0 % )
653 
Total DLLs : 0 / 4 ( 0 % )
654 
 
655 
====================================================================================
656 
#                            SYNTHESIS DONE
657 
#####################################################################################
658 
 
659 
#####################################################################################
660 
#                            START SYNTHESIS (AREA optimized)
661 
#====================================================================================
662 
# Stratix III (EP3SE50F484C), speedgrade: -4
663 
#====================================================================================
664 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3 MULTIPLIER
665 
#     12          10          0         0            0          0            0         1
666 
#====================================================================================
667 
+-------------------------------------------------+
668 
; Slow 1100mV 85C Model Fmax Summary              ;
669 
+-----------+-----------------+------------+------+
670 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
671 
+-----------+-----------------+------------+------+
672 
; 72.61 MHz ; 72.61 MHz       ; dco_clk    ;      ;
673 
+-----------+-----------------+------------+------+
674 
 
675 
====================================================================================
676 
Logic utilization : 5 %
677 
    Combinational ALUTs : 1,147 / 38,000 ( 3 % )
678 
    Memory ALUTs : 0 / 19,000 ( 0 % )
679 
    Dedicated logic registers : 539 / 38,000 ( 1 % )
680 
Total registers : 539
681 
Total pins : 80 / 296 ( 27 % )
682 
Total virtual pins : 0
683 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
684 
DSP block 18-bit elements : 2 / 384 ( < 1 % )
685 
Total PLLs : 0 / 4 ( 0 % )
686 
Total DLLs : 0 / 4 ( 0 % )
687 
 
688 
====================================================================================
689 
#                            SYNTHESIS DONE
690 
#####################################################################################
691 
 

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