OpenCores
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1 63 olivier.gi 
#####################################################################################
2 
#                            START SYNTHESIS (SPEED optimized)
3 
#====================================================================================
4 
# Cyclone II (EP2C20F484C), speedgrade: -6
5 
#====================================================================================
6 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
7 
#     12          10          0         0            0          0            0
8 
#====================================================================================
9 
Type           : Clock Setup: 'dco_clk'
10 
Slack          : -18.008 ns
11 
Required Time  : 240.04 MHz ( period = 4.166 ns )
12 
Actual Time    : 45.10 MHz ( period = 22.174 ns )
13 
 
14 
====================================================================================
15 
Total logic elements : 1,660 / 18,752 ( 9 % )
16 
    Total combinational functions : 1,620 / 18,752 ( 9 % )
17 
    Dedicated logic registers : 467 / 18,752 ( 2 % )
18 
Total registers : 467
19 
Total pins : 80 / 315 ( 25 % )
20 
Total virtual pins : 0
21 
Total memory bits : 81,920 / 239,616 ( 34 % )
22 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
23 
Total PLLs : 0 / 4 ( 0 % )
24 
 
25 
====================================================================================
26 
#                            SYNTHESIS DONE
27 
#####################################################################################
28 
 
29 
#####################################################################################
30 
#                            START SYNTHESIS (SPEED optimized)
31 
#====================================================================================
32 
# Cyclone II (EP2C20F484C), speedgrade: -7
33 
#====================================================================================
34 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
35 
#     12          10          0         0            0          0            0
36 
#====================================================================================
37 
Type           : Clock Setup: 'dco_clk'
38 
Slack          : -20.507 ns
39 
Required Time  : 240.04 MHz ( period = 4.166 ns )
40 
Actual Time    : 40.53 MHz ( period = 24.673 ns )
41 
 
42 
====================================================================================
43 
Total logic elements : 1,651 / 18,752 ( 9 % )
44 
    Total combinational functions : 1,620 / 18,752 ( 9 % )
45 
    Dedicated logic registers : 467 / 18,752 ( 2 % )
46 
Total registers : 467
47 
Total pins : 80 / 315 ( 25 % )
48 
Total virtual pins : 0
49 
Total memory bits : 81,920 / 239,616 ( 34 % )
50 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
51 
Total PLLs : 0 / 4 ( 0 % )
52 
 
53 
====================================================================================
54 
#                            SYNTHESIS DONE
55 
#####################################################################################
56 
 
57 
#####################################################################################
58 
#                            START SYNTHESIS (SPEED optimized)
59 
#====================================================================================
60 
# Cyclone II (EP2C20F484C), speedgrade: -8
61 
#====================================================================================
62 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
63 
#     12          10          0         0            0          0            0
64 
#====================================================================================
65 
Type           : Clock Setup: 'dco_clk'
66 
Slack          : -26.074 ns
67 
Required Time  : 240.04 MHz ( period = 4.166 ns )
68 
Actual Time    : 33.07 MHz ( period = 30.240 ns )
69 
 
70 
====================================================================================
71 
Total logic elements : 1,658 / 18,752 ( 9 % )
72 
    Total combinational functions : 1,620 / 18,752 ( 9 % )
73 
    Dedicated logic registers : 467 / 18,752 ( 2 % )
74 
Total registers : 467
75 
Total pins : 80 / 315 ( 25 % )
76 
Total virtual pins : 0
77 
Total memory bits : 81,920 / 239,616 ( 34 % )
78 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
79 
Total PLLs : 0 / 4 ( 0 % )
80 
 
81 
====================================================================================
82 
#                            SYNTHESIS DONE
83 
#####################################################################################
84 
 
85 
#####################################################################################
86 
#                            START SYNTHESIS (SPEED optimized)
87 
#====================================================================================
88 
# Cyclone III (EP3C55F484C), speedgrade: -6
89 
#====================================================================================
90 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
91 
#     12          10          0         0            0          0            0
92 
#====================================================================================
93 
+-------------------------------------------------+
94 
; Slow 1200mV 85C Model Fmax Summary              ;
95 
+-----------+-----------------+------------+------+
96 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
97 
+-----------+-----------------+------------+------+
98 
; 51.87 MHz ; 51.87 MHz       ; dco_clk    ;      ;
99 
+-----------+-----------------+------------+------+
100 
 
101 
====================================================================================
102 
Total logic elements : 1,640 / 55,856 ( 3 % )
103 
    Total combinational functions : 1,626 / 55,856 ( 3 % )
104 
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
105 
Total registers : 467
106 
Total pins : 80 / 328 ( 24 % )
107 
Total virtual pins : 0
108 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
109 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
110 
Total PLLs : 0 / 4 ( 0 % )
111 
 
112 
====================================================================================
113 
#                            SYNTHESIS DONE
114 
#####################################################################################
115 
 
116 
#####################################################################################
117 
#                            START SYNTHESIS (SPEED optimized)
118 
#====================================================================================
119 
# Cyclone III (EP3C55F484C), speedgrade: -7
120 
#====================================================================================
121 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
122 
#     12          10          0         0            0          0            0
123 
#====================================================================================
124 
+-------------------------------------------------+
125 
; Slow 1200mV 85C Model Fmax Summary              ;
126 
+-----------+-----------------+------------+------+
127 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
128 
+-----------+-----------------+------------+------+
129 
; 46.25 MHz ; 46.25 MHz       ; dco_clk    ;      ;
130 
+-----------+-----------------+------------+------+
131 
 
132 
====================================================================================
133 
Total logic elements : 1,639 / 55,856 ( 3 % )
134 
    Total combinational functions : 1,624 / 55,856 ( 3 % )
135 
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
136 
Total registers : 467
137 
Total pins : 80 / 328 ( 24 % )
138 
Total virtual pins : 0
139 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
140 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
141 
Total PLLs : 0 / 4 ( 0 % )
142 
 
143 
====================================================================================
144 
#                            SYNTHESIS DONE
145 
#####################################################################################
146 
 
147 
#####################################################################################
148 
#                            START SYNTHESIS (SPEED optimized)
149 
#====================================================================================
150 
# Cyclone III (EP3C55F484C), speedgrade: -8
151 
#====================================================================================
152 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
153 
#     12          10          0         0            0          0            0
154 
#====================================================================================
155 
+-------------------------------------------------+
156 
; Slow 1200mV 85C Model Fmax Summary              ;
157 
+-----------+-----------------+------------+------+
158 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
159 
+-----------+-----------------+------------+------+
160 
; 40.56 MHz ; 40.56 MHz       ; dco_clk    ;      ;
161 
+-----------+-----------------+------------+------+
162 
 
163 
====================================================================================
164 
Total logic elements : 1,638 / 55,856 ( 3 % )
165 
    Total combinational functions : 1,624 / 55,856 ( 3 % )
166 
    Dedicated logic registers : 467 / 55,856 ( < 1 % )
167 
Total registers : 467
168 
Total pins : 80 / 328 ( 24 % )
169 
Total virtual pins : 0
170 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
171 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
172 
Total PLLs : 0 / 4 ( 0 % )
173 
 
174 
====================================================================================
175 
#                            SYNTHESIS DONE
176 
#####################################################################################
177 
 
178 
#####################################################################################
179 
#                            START SYNTHESIS (SPEED optimized)
180 
#====================================================================================
181 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
182 
#====================================================================================
183 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
184 
#     12          10          0         0            0          0            0
185 
#====================================================================================
186 
+-------------------------------------------------+
187 
; Slow 1200mV 85C Model Fmax Summary              ;
188 
+-----------+-----------------+------------+------+
189 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
190 
+-----------+-----------------+------------+------+
191 
; 50.58 MHz ; 50.58 MHz       ; dco_clk    ;      ;
192 
+-----------+-----------------+------------+------+
193 
 
194 
====================================================================================
195 
Total logic elements : 1,645 / 21,280 ( 8 % )
196 
    Total combinational functions : 1,630 / 21,280 ( 8 % )
197 
    Dedicated logic registers : 467 / 21,280 ( 2 % )
198 
Total registers : 0
199 
Total pins : 80 / 167 ( 48 % )
200 
Total virtual pins : 0
201 
Total memory bits : 81,920 / 774,144 ( 11 % )
202 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
203 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
204 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
205 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
206 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
207 
Total PLLs : 0 / 4 ( 0 % )
208 
 
209 
====================================================================================
210 
#                            SYNTHESIS DONE
211 
#####################################################################################
212 
 
213 
#####################################################################################
214 
#                            START SYNTHESIS (SPEED optimized)
215 
#====================================================================================
216 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
217 
#====================================================================================
218 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
219 
#     12          10          0         0            0          0            0
220 
#====================================================================================
221 
+-------------------------------------------------+
222 
; Slow 1200mV 85C Model Fmax Summary              ;
223 
+-----------+-----------------+------------+------+
224 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
225 
+-----------+-----------------+------------+------+
226 
; 47.09 MHz ; 47.09 MHz       ; dco_clk    ;      ;
227 
+-----------+-----------------+------------+------+
228 
 
229 
====================================================================================
230 
Total logic elements : 1,639 / 21,280 ( 8 % )
231 
    Total combinational functions : 1,622 / 21,280 ( 8 % )
232 
    Dedicated logic registers : 467 / 21,280 ( 2 % )
233 
Total registers : 0
234 
Total pins : 80 / 167 ( 48 % )
235 
Total virtual pins : 0
236 
Total memory bits : 81,920 / 774,144 ( 11 % )
237 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
238 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
239 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
240 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
241 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
242 
Total PLLs : 0 / 4 ( 0 % )
243 
 
244 
====================================================================================
245 
#                            SYNTHESIS DONE
246 
#####################################################################################
247 
 
248 
#####################################################################################
249 
#                            START SYNTHESIS (SPEED optimized)
250 
#====================================================================================
251 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
252 
#====================================================================================
253 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
254 
#     12          10          0         0            0          0            0
255 
#====================================================================================
256 
+-------------------------------------------------+
257 
; Slow 1200mV 85C Model Fmax Summary              ;
258 
+-----------+-----------------+------------+------+
259 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
260 
+-----------+-----------------+------------+------+
261 
; 40.09 MHz ; 40.09 MHz       ; dco_clk    ;      ;
262 
+-----------+-----------------+------------+------+
263 
 
264 
====================================================================================
265 
Total logic elements : 1,632 / 21,280 ( 8 % )
266 
    Total combinational functions : 1,621 / 21,280 ( 8 % )
267 
    Dedicated logic registers : 467 / 21,280 ( 2 % )
268 
Total registers : 0
269 
Total pins : 80 / 167 ( 48 % )
270 
Total virtual pins : 0
271 
Total memory bits : 81,920 / 774,144 ( 11 % )
272 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
273 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
274 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
275 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
276 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
277 
Total PLLs : 0 / 4 ( 0 % )
278 
 
279 
====================================================================================
280 
#                            SYNTHESIS DONE
281 
#####################################################################################
282 
 
283 
#####################################################################################
284 
#                            START SYNTHESIS (SPEED optimized)
285 
#====================================================================================
286 
# Arria GX (EP1AGX50CF484C), speedgrade: -6
287 
#====================================================================================
288 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
289 
#     12          10          0         0            0          0            0
290 
#====================================================================================
291 
+-------------------------------------------------+
292 
; Slow Model Fmax Summary                         ;
293 
+-----------+-----------------+------------+------+
294 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
295 
+-----------+-----------------+------------+------+
296 
; 48.71 MHz ; 48.71 MHz       ; dco_clk    ;      ;
297 
+-----------+-----------------+------------+------+
298 
 
299 
====================================================================================
300 
Logic utilization : 4 %
301 
    Combinational ALUTs : 1,124 / 40,128 ( 3 % )
302 
    Dedicated logic registers : 468 / 40,128 ( 1 % )
303 
Total registers : 468
304 
Total pins : 80 / 254 ( 31 % )
305 
Total virtual pins : 0
306 
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
307 
DSP block 9-bit elements : 0 / 208 ( 0 % )
308 
Total GXB Receiver Channels : 0 / 4 ( 0 % )
309 
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
310 
Total PLLs : 0 / 4 ( 0 % )
311 
Total DLLs : 0 / 2 ( 0 % )
312 
 
313 
====================================================================================
314 
#                            SYNTHESIS DONE
315 
#####################################################################################
316 
 
317 
#####################################################################################
318 
#                            START SYNTHESIS (SPEED optimized)
319 
#====================================================================================
320 
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
321 
#====================================================================================
322 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
323 
#     12          10          0         0            0          0            0
324 
#====================================================================================
325 
+-------------------------------------------------+
326 
; Slow 900mV 85C Model Fmax Summary               ;
327 
+-----------+-----------------+------------+------+
328 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
329 
+-----------+-----------------+------------+------+
330 
; 84.37 MHz ; 84.37 MHz       ; dco_clk    ;      ;
331 
+-----------+-----------------+------------+------+
332 
 
333 
====================================================================================
334 
Logic utilization : 5 %
335 
    Combinational ALUTs : 1,126 / 36,100 ( 3 % )
336 
    Memory ALUTs : 0 / 18,050 ( 0 % )
337 
    Dedicated logic registers : 468 / 36,100 ( 1 % )
338 
Total registers : 468
339 
Total pins : 80 / 404 ( 20 % )
340 
Total virtual pins : 0
341 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
342 
DSP block 18-bit elements : 0 / 232 ( 0 % )
343 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
344 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
345 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
346 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
347 
Total PLLs : 0 / 4 ( 0 % )
348 
Total DLLs : 0 / 2 ( 0 % )
349 
 
350 
====================================================================================
351 
#                            SYNTHESIS DONE
352 
#####################################################################################
353 
 
354 
#####################################################################################
355 
#                            START SYNTHESIS (SPEED optimized)
356 
#====================================================================================
357 
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
358 
#====================================================================================
359 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
360 
#     12          10          0         0            0          0            0
361 
#====================================================================================
362 
+-------------------------------------------------+
363 
; Slow 900mV 85C Model Fmax Summary               ;
364 
+-----------+-----------------+------------+------+
365 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
366 
+-----------+-----------------+------------+------+
367 
; 76.17 MHz ; 76.17 MHz       ; dco_clk    ;      ;
368 
+-----------+-----------------+------------+------+
369 
 
370 
====================================================================================
371 
Logic utilization : 5 %
372 
    Combinational ALUTs : 1,126 / 36,100 ( 3 % )
373 
    Memory ALUTs : 0 / 18,050 ( 0 % )
374 
    Dedicated logic registers : 468 / 36,100 ( 1 % )
375 
Total registers : 468
376 
Total pins : 80 / 404 ( 20 % )
377 
Total virtual pins : 0
378 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
379 
DSP block 18-bit elements : 0 / 232 ( 0 % )
380 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
381 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
382 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
383 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
384 
Total PLLs : 0 / 4 ( 0 % )
385 
Total DLLs : 0 / 2 ( 0 % )
386 
 
387 
====================================================================================
388 
#                            SYNTHESIS DONE
389 
#####################################################################################
390 
 
391 
#####################################################################################
392 
#                            START SYNTHESIS (SPEED optimized)
393 
#====================================================================================
394 
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
395 
#====================================================================================
396 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
397 
#     12          10          0         0            0          0            0
398 
#====================================================================================
399 
+-------------------------------------------------+
400 
; Slow 900mV 85C Model Fmax Summary               ;
401 
+-----------+-----------------+------------+------+
402 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
403 
+-----------+-----------------+------------+------+
404 
; 62.63 MHz ; 62.63 MHz       ; dco_clk    ;      ;
405 
+-----------+-----------------+------------+------+
406 
 
407 
====================================================================================
408 
Logic utilization : 5 %
409 
    Combinational ALUTs : 1,124 / 36,100 ( 3 % )
410 
    Memory ALUTs : 0 / 18,050 ( 0 % )
411 
    Dedicated logic registers : 468 / 36,100 ( 1 % )
412 
Total registers : 468
413 
Total pins : 80 / 404 ( 20 % )
414 
Total virtual pins : 0
415 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
416 
DSP block 18-bit elements : 0 / 232 ( 0 % )
417 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
418 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
419 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
420 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
421 
Total PLLs : 0 / 4 ( 0 % )
422 
Total DLLs : 0 / 2 ( 0 % )
423 
 
424 
====================================================================================
425 
#                            SYNTHESIS DONE
426 
#####################################################################################
427 
 
428 
#####################################################################################
429 
#                            START SYNTHESIS (SPEED optimized)
430 
#====================================================================================
431 
# Stratix (EP1S10F484C), speedgrade: -5
432 
#====================================================================================
433 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
434 
#     12          10          0         0            0          0            0
435 
#====================================================================================
436 
Type           : Clock Setup: 'dco_clk'
437 
Slack          : -18.562 ns
438 
Required Time  : 240.04 MHz ( period = 4.166 ns )
439 
Actual Time    : 44.00 MHz ( period = 22.728 ns )
440 
 
441 
====================================================================================
442 
Total logic elements : 1,712 / 10,570 ( 16 % )
443 
Total pins : 80 / 336 ( 24 % )
444 
Total virtual pins : 0
445 
Total memory bits : 81,920 / 920,448 ( 9 % )
446 
DSP block 9-bit elements : 0 / 48 ( 0 % )
447 
Total PLLs : 0 / 6 ( 0 % )
448 
Total DLLs : 0 / 2 ( 0 % )
449 
 
450 
====================================================================================
451 
#                            SYNTHESIS DONE
452 
#####################################################################################
453 
 
454 
#####################################################################################
455 
#                            START SYNTHESIS (SPEED optimized)
456 
#====================================================================================
457 
# Stratix (EP1S10F484C), speedgrade: -6
458 
#====================================================================================
459 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
460 
#     12          10          0         0            0          0            0
461 
#====================================================================================
462 
Type           : Clock Setup: 'dco_clk'
463 
Slack          : -20.912 ns
464 
Required Time  : 240.04 MHz ( period = 4.166 ns )
465 
Actual Time    : 39.88 MHz ( period = 25.078 ns )
466 
 
467 
====================================================================================
468 
Total logic elements : 1,712 / 10,570 ( 16 % )
469 
Total pins : 80 / 336 ( 24 % )
470 
Total virtual pins : 0
471 
Total memory bits : 81,920 / 920,448 ( 9 % )
472 
DSP block 9-bit elements : 0 / 48 ( 0 % )
473 
Total PLLs : 0 / 6 ( 0 % )
474 
Total DLLs : 0 / 2 ( 0 % )
475 
 
476 
====================================================================================
477 
#                            SYNTHESIS DONE
478 
#####################################################################################
479 
 
480 
#####################################################################################
481 
#                            START SYNTHESIS (SPEED optimized)
482 
#====================================================================================
483 
# Stratix (EP1S10F484C), speedgrade: -7
484 
#====================================================================================
485 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
486 
#     12          10          0         0            0          0            0
487 
#====================================================================================
488 
Type           : Clock Setup: 'dco_clk'
489 
Slack          : -26.163 ns
490 
Required Time  : 240.04 MHz ( period = 4.166 ns )
491 
Actual Time    : 32.97 MHz ( period = 30.329 ns )
492 
 
493 
====================================================================================
494 
Total logic elements : 1,712 / 10,570 ( 16 % )
495 
Total pins : 80 / 336 ( 24 % )
496 
Total virtual pins : 0
497 
Total memory bits : 81,920 / 920,448 ( 9 % )
498 
DSP block 9-bit elements : 0 / 48 ( 0 % )
499 
Total PLLs : 0 / 6 ( 0 % )
500 
Total DLLs : 0 / 2 ( 0 % )
501 
 
502 
====================================================================================
503 
#                            SYNTHESIS DONE
504 
#####################################################################################
505 
 
506 
#####################################################################################
507 
#                            START SYNTHESIS (SPEED optimized)
508 
#====================================================================================
509 
# Stratix II (EP2S15F484C), speedgrade: -3
510 
#====================================================================================
511 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
512 
#     12          10          0         0            0          0            0
513 
#====================================================================================
514 
Type           : Clock Setup: 'dco_clk'
515 
Slack          : -9.386 ns
516 
Required Time  : 240.04 MHz ( period = 4.166 ns )
517 
Actual Time    : 73.79 MHz ( period = 13.552 ns )
518 
 
519 
====================================================================================
520 
Logic utilization : 14 %
521 
    Combinational ALUTs : 1,198 / 12,480 ( 10 % )
522 
    Dedicated logic registers : 469 / 12,480 ( 4 % )
523 
Total registers : 469
524 
Total pins : 80 / 343 ( 23 % )
525 
Total virtual pins : 0
526 
Total block memory bits : 81,920 / 419,328 ( 20 % )
527 
DSP block 9-bit elements : 0 / 96 ( 0 % )
528 
Total PLLs : 0 / 6 ( 0 % )
529 
Total DLLs : 0 / 2 ( 0 % )
530 
 
531 
====================================================================================
532 
#                            SYNTHESIS DONE
533 
#####################################################################################
534 
 
535 
#####################################################################################
536 
#                            START SYNTHESIS (SPEED optimized)
537 
#====================================================================================
538 
# Stratix II (EP2S15F484C), speedgrade: -4
539 
#====================================================================================
540 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
541 
#     12          10          0         0            0          0            0
542 
#====================================================================================
543 
Type           : Clock Setup: 'dco_clk'
544 
Slack          : -11.521 ns
545 
Required Time  : 240.04 MHz ( period = 4.166 ns )
546 
Actual Time    : 63.75 MHz ( period = 15.687 ns )
547 
 
548 
====================================================================================
549 
Logic utilization : 14 %
550 
    Combinational ALUTs : 1,199 / 12,480 ( 10 % )
551 
    Dedicated logic registers : 476 / 12,480 ( 4 % )
552 
Total registers : 476
553 
Total pins : 80 / 343 ( 23 % )
554 
Total virtual pins : 0
555 
Total block memory bits : 81,920 / 419,328 ( 20 % )
556 
DSP block 9-bit elements : 0 / 96 ( 0 % )
557 
Total PLLs : 0 / 6 ( 0 % )
558 
Total DLLs : 0 / 2 ( 0 % )
559 
 
560 
====================================================================================
561 
#                            SYNTHESIS DONE
562 
#####################################################################################
563 
 
564 
#####################################################################################
565 
#                            START SYNTHESIS (SPEED optimized)
566 
#====================================================================================
567 
# Stratix II (EP2S15F484C), speedgrade: -5
568 
#====================================================================================
569 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
570 
#     12          10          0         0            0          0            0
571 
#====================================================================================
572 
Type           : Clock Setup: 'dco_clk'
573 
Slack          : -14.338 ns
574 
Required Time  : 240.04 MHz ( period = 4.166 ns )
575 
Actual Time    : 54.04 MHz ( period = 18.504 ns )
576 
 
577 
====================================================================================
578 
Logic utilization : 14 %
579 
    Combinational ALUTs : 1,195 / 12,480 ( 10 % )
580 
    Dedicated logic registers : 472 / 12,480 ( 4 % )
581 
Total registers : 472
582 
Total pins : 80 / 343 ( 23 % )
583 
Total virtual pins : 0
584 
Total block memory bits : 81,920 / 419,328 ( 20 % )
585 
DSP block 9-bit elements : 0 / 96 ( 0 % )
586 
Total PLLs : 0 / 6 ( 0 % )
587 
Total DLLs : 0 / 2 ( 0 % )
588 
 
589 
====================================================================================
590 
#                            SYNTHESIS DONE
591 
#####################################################################################
592 
 
593 
#####################################################################################
594 
#                            START SYNTHESIS (SPEED optimized)
595 
#====================================================================================
596 
# Stratix III (EP3SE50F484C), speedgrade: -2
597 
#====================================================================================
598 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
599 
#     12          10          0         0            0          0            0
600 
#====================================================================================
601 
+-------------------------------------------------+
602 
; Slow 1100mV 85C Model Fmax Summary              ;
603 
+-----------+-----------------+------------+------+
604 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
605 
+-----------+-----------------+------------+------+
606 
; 93.84 MHz ; 93.84 MHz       ; dco_clk    ;      ;
607 
+-----------+-----------------+------------+------+
608 
 
609 
====================================================================================
610 
Logic utilization : 4 %
611 
    Combinational ALUTs : 1,126 / 38,000 ( 3 % )
612 
    Memory ALUTs : 0 / 19,000 ( 0 % )
613 
    Dedicated logic registers : 470 / 38,000 ( 1 % )
614 
Total registers : 470
615 
Total pins : 80 / 296 ( 27 % )
616 
Total virtual pins : 0
617 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
618 
DSP block 18-bit elements : 0 / 384 ( 0 % )
619 
Total PLLs : 0 / 4 ( 0 % )
620 
Total DLLs : 0 / 4 ( 0 % )
621 
 
622 
====================================================================================
623 
#                            SYNTHESIS DONE
624 
#####################################################################################
625 
 
626 
#####################################################################################
627 
#                            START SYNTHESIS (SPEED optimized)
628 
#====================================================================================
629 
# Stratix III (EP3SE50F484C), speedgrade: -3
630 
#====================================================================================
631 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
632 
#     12          10          0         0            0          0            0
633 
#====================================================================================
634 
+-------------------------------------------------+
635 
; Slow 1100mV 85C Model Fmax Summary              ;
636 
+-----------+-----------------+------------+------+
637 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
638 
+-----------+-----------------+------------+------+
639 
; 83.68 MHz ; 83.68 MHz       ; dco_clk    ;      ;
640 
+-----------+-----------------+------------+------+
641 
 
642 
====================================================================================
643 
Logic utilization : 4 %
644 
    Combinational ALUTs : 1,128 / 38,000 ( 3 % )
645 
    Memory ALUTs : 0 / 19,000 ( 0 % )
646 
    Dedicated logic registers : 467 / 38,000 ( 1 % )
647 
Total registers : 467
648 
Total pins : 80 / 296 ( 27 % )
649 
Total virtual pins : 0
650 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
651 
DSP block 18-bit elements : 0 / 384 ( 0 % )
652 
Total PLLs : 0 / 4 ( 0 % )
653 
Total DLLs : 0 / 4 ( 0 % )
654 
 
655 
====================================================================================
656 
#                            SYNTHESIS DONE
657 
#####################################################################################
658 
 
659 
#####################################################################################
660 
#                            START SYNTHESIS (SPEED optimized)
661 
#====================================================================================
662 
# Stratix III (EP3SE50F484C), speedgrade: -4
663 
#====================================================================================
664 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
665 
#     12          10          0         0            0          0            0
666 
#====================================================================================
667 
+-------------------------------------------------+
668 
; Slow 1100mV 85C Model Fmax Summary              ;
669 
+-----------+-----------------+------------+------+
670 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
671 
+-----------+-----------------+------------+------+
672 
; 73.17 MHz ; 73.17 MHz       ; dco_clk    ;      ;
673 
+-----------+-----------------+------------+------+
674 
 
675 
====================================================================================
676 
Logic utilization : 4 %
677 
    Combinational ALUTs : 1,127 / 38,000 ( 3 % )
678 
    Memory ALUTs : 0 / 19,000 ( 0 % )
679 
    Dedicated logic registers : 468 / 38,000 ( 1 % )
680 
Total registers : 468
681 
Total pins : 80 / 296 ( 27 % )
682 
Total virtual pins : 0
683 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
684 
DSP block 18-bit elements : 0 / 384 ( 0 % )
685 
Total PLLs : 0 / 4 ( 0 % )
686 
Total DLLs : 0 / 4 ( 0 % )
687 
 
688 
====================================================================================
689 
#                            SYNTHESIS DONE
690 
#####################################################################################
691 
 
692 
#####################################################################################
693 
#                            START SYNTHESIS (SPEED optimized)
694 
#====================================================================================
695 
# Cyclone II (EP2C20F484C), speedgrade: -6
696 
#====================================================================================
697 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
698 
#     12          10          1         0            0          0            0
699 
#====================================================================================
700 
Type           : Clock Setup: 'dco_clk'
701 
Slack          : -19.203 ns
702 
Required Time  : 240.04 MHz ( period = 4.166 ns )
703 
Actual Time    : 42.79 MHz ( period = 23.369 ns )
704 
 
705 
====================================================================================
706 
Total logic elements : 2,151 / 18,752 ( 11 % )
707 
    Total combinational functions : 2,093 / 18,752 ( 11 % )
708 
    Dedicated logic registers : 610 / 18,752 ( 3 % )
709 
Total registers : 610
710 
Total pins : 80 / 315 ( 25 % )
711 
Total virtual pins : 0
712 
Total memory bits : 81,920 / 239,616 ( 34 % )
713 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
714 
Total PLLs : 0 / 4 ( 0 % )
715 
 
716 
====================================================================================
717 
#                            SYNTHESIS DONE
718 
#####################################################################################
719 
 
720 
#####################################################################################
721 
#                            START SYNTHESIS (SPEED optimized)
722 
#====================================================================================
723 
# Cyclone II (EP2C20F484C), speedgrade: -7
724 
#====================================================================================
725 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
726 
#     12          10          1         0            0          0            0
727 
#====================================================================================
728 
Type           : Clock Setup: 'dco_clk'
729 
Slack          : -22.582 ns
730 
Required Time  : 240.04 MHz ( period = 4.166 ns )
731 
Actual Time    : 37.39 MHz ( period = 26.748 ns )
732 
 
733 
====================================================================================
734 
Total logic elements : 2,151 / 18,752 ( 11 % )
735 
    Total combinational functions : 2,093 / 18,752 ( 11 % )
736 
    Dedicated logic registers : 610 / 18,752 ( 3 % )
737 
Total registers : 610
738 
Total pins : 80 / 315 ( 25 % )
739 
Total virtual pins : 0
740 
Total memory bits : 81,920 / 239,616 ( 34 % )
741 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
742 
Total PLLs : 0 / 4 ( 0 % )
743 
 
744 
====================================================================================
745 
#                            SYNTHESIS DONE
746 
#####################################################################################
747 
 
748 
#####################################################################################
749 
#                            START SYNTHESIS (SPEED optimized)
750 
#====================================================================================
751 
# Cyclone II (EP2C20F484C), speedgrade: -8
752 
#====================================================================================
753 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
754 
#     12          10          1         0            0          0            0
755 
#====================================================================================
756 
Type           : Clock Setup: 'dco_clk'
757 
Slack          : -27.081 ns
758 
Required Time  : 240.04 MHz ( period = 4.166 ns )
759 
Actual Time    : 32.00 MHz ( period = 31.247 ns )
760 
 
761 
====================================================================================
762 
Total logic elements : 2,154 / 18,752 ( 11 % )
763 
    Total combinational functions : 2,093 / 18,752 ( 11 % )
764 
    Dedicated logic registers : 610 / 18,752 ( 3 % )
765 
Total registers : 610
766 
Total pins : 80 / 315 ( 25 % )
767 
Total virtual pins : 0
768 
Total memory bits : 81,920 / 239,616 ( 34 % )
769 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
770 
Total PLLs : 0 / 4 ( 0 % )
771 
 
772 
====================================================================================
773 
#                            SYNTHESIS DONE
774 
#####################################################################################
775 
 
776 
#####################################################################################
777 
#                            START SYNTHESIS (SPEED optimized)
778 
#====================================================================================
779 
# Cyclone III (EP3C55F484C), speedgrade: -6
780 
#====================================================================================
781 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
782 
#     12          10          1         0            0          0            0
783 
#====================================================================================
784 
+-------------------------------------------------+
785 
; Slow 1200mV 85C Model Fmax Summary              ;
786 
+-----------+-----------------+------------+------+
787 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
788 
+-----------+-----------------+------------+------+
789 
; 48.26 MHz ; 48.26 MHz       ; dco_clk    ;      ;
790 
+-----------+-----------------+------------+------+
791 
 
792 
====================================================================================
793 
Total logic elements : 2,135 / 55,856 ( 4 % )
794 
    Total combinational functions : 2,102 / 55,856 ( 4 % )
795 
    Dedicated logic registers : 610 / 55,856 ( 1 % )
796 
Total registers : 610
797 
Total pins : 80 / 328 ( 24 % )
798 
Total virtual pins : 0
799 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
800 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
801 
Total PLLs : 0 / 4 ( 0 % )
802 
 
803 
====================================================================================
804 
#                            SYNTHESIS DONE
805 
#####################################################################################
806 
 
807 
#####################################################################################
808 
#                            START SYNTHESIS (SPEED optimized)
809 
#====================================================================================
810 
# Cyclone III (EP3C55F484C), speedgrade: -7
811 
#====================================================================================
812 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
813 
#     12          10          1         0            0          0            0
814 
#====================================================================================
815 
+-------------------------------------------------+
816 
; Slow 1200mV 85C Model Fmax Summary              ;
817 
+-----------+-----------------+------------+------+
818 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
819 
+-----------+-----------------+------------+------+
820 
; 44.28 MHz ; 44.28 MHz       ; dco_clk    ;      ;
821 
+-----------+-----------------+------------+------+
822 
 
823 
====================================================================================
824 
Total logic elements : 2,136 / 55,856 ( 4 % )
825 
    Total combinational functions : 2,104 / 55,856 ( 4 % )
826 
    Dedicated logic registers : 610 / 55,856 ( 1 % )
827 
Total registers : 610
828 
Total pins : 80 / 328 ( 24 % )
829 
Total virtual pins : 0
830 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
831 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
832 
Total PLLs : 0 / 4 ( 0 % )
833 
 
834 
====================================================================================
835 
#                            SYNTHESIS DONE
836 
#####################################################################################
837 
 
838 
#####################################################################################
839 
#                            START SYNTHESIS (SPEED optimized)
840 
#====================================================================================
841 
# Cyclone III (EP3C55F484C), speedgrade: -8
842 
#====================================================================================
843 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
844 
#     12          10          1         0            0          0            0
845 
#====================================================================================
846 
+------------------------------------------------+
847 
; Slow 1200mV 85C Model Fmax Summary             ;
848 
+----------+-----------------+------------+------+
849 
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
850 
+----------+-----------------+------------+------+
851 
; 38.0 MHz ; 38.0 MHz        ; dco_clk    ;      ;
852 
+----------+-----------------+------------+------+
853 
 
854 
====================================================================================
855 
Total logic elements : 2,135 / 55,856 ( 4 % )
856 
    Total combinational functions : 2,104 / 55,856 ( 4 % )
857 
    Dedicated logic registers : 610 / 55,856 ( 1 % )
858 
Total registers : 610
859 
Total pins : 80 / 328 ( 24 % )
860 
Total virtual pins : 0
861 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
862 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
863 
Total PLLs : 0 / 4 ( 0 % )
864 
 
865 
====================================================================================
866 
#                            SYNTHESIS DONE
867 
#####################################################################################
868 
 
869 
#####################################################################################
870 
#                            START SYNTHESIS (SPEED optimized)
871 
#====================================================================================
872 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
873 
#====================================================================================
874 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
875 
#     12          10          1         0            0          0            0
876 
#====================================================================================
877 
+-------------------------------------------------+
878 
; Slow 1200mV 85C Model Fmax Summary              ;
879 
+-----------+-----------------+------------+------+
880 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
881 
+-----------+-----------------+------------+------+
882 
; 51.16 MHz ; 51.16 MHz       ; dco_clk    ;      ;
883 
+-----------+-----------------+------------+------+
884 
 
885 
====================================================================================
886 
Total logic elements : 2,130 / 21,280 ( 10 % )
887 
    Total combinational functions : 2,100 / 21,280 ( 10 % )
888 
    Dedicated logic registers : 610 / 21,280 ( 3 % )
889 
Total registers : 0
890 
Total pins : 80 / 167 ( 48 % )
891 
Total virtual pins : 0
892 
Total memory bits : 81,920 / 774,144 ( 11 % )
893 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
894 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
895 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
896 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
897 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
898 
Total PLLs : 0 / 4 ( 0 % )
899 
 
900 
====================================================================================
901 
#                            SYNTHESIS DONE
902 
#####################################################################################
903 
 
904 
#####################################################################################
905 
#                            START SYNTHESIS (SPEED optimized)
906 
#====================================================================================
907 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
908 
#====================================================================================
909 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
910 
#     12          10          1         0            0          0            0
911 
#====================================================================================
912 
+-------------------------------------------------+
913 
; Slow 1200mV 85C Model Fmax Summary              ;
914 
+-----------+-----------------+------------+------+
915 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
916 
+-----------+-----------------+------------+------+
917 
; 44.43 MHz ; 44.43 MHz       ; dco_clk    ;      ;
918 
+-----------+-----------------+------------+------+
919 
 
920 
====================================================================================
921 
Total logic elements : 2,135 / 21,280 ( 10 % )
922 
    Total combinational functions : 2,100 / 21,280 ( 10 % )
923 
    Dedicated logic registers : 610 / 21,280 ( 3 % )
924 
Total registers : 0
925 
Total pins : 80 / 167 ( 48 % )
926 
Total virtual pins : 0
927 
Total memory bits : 81,920 / 774,144 ( 11 % )
928 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
929 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
930 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
931 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
932 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
933 
Total PLLs : 0 / 4 ( 0 % )
934 
 
935 
====================================================================================
936 
#                            SYNTHESIS DONE
937 
#####################################################################################
938 
 
939 
#####################################################################################
940 
#                            START SYNTHESIS (SPEED optimized)
941 
#====================================================================================
942 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
943 
#====================================================================================
944 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
945 
#     12          10          1         0            0          0            0
946 
#====================================================================================
947 
+-------------------------------------------------+
948 
; Slow 1200mV 85C Model Fmax Summary              ;
949 
+-----------+-----------------+------------+------+
950 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
951 
+-----------+-----------------+------------+------+
952 
; 39.76 MHz ; 39.76 MHz       ; dco_clk    ;      ;
953 
+-----------+-----------------+------------+------+
954 
 
955 
====================================================================================
956 
Total logic elements : 2,125 / 21,280 ( 10 % )
957 
    Total combinational functions : 2,096 / 21,280 ( 10 % )
958 
    Dedicated logic registers : 610 / 21,280 ( 3 % )
959 
Total registers : 0
960 
Total pins : 80 / 167 ( 48 % )
961 
Total virtual pins : 0
962 
Total memory bits : 81,920 / 774,144 ( 11 % )
963 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
964 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
965 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
966 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
967 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
968 
Total PLLs : 0 / 4 ( 0 % )
969 
 
970 
====================================================================================
971 
#                            SYNTHESIS DONE
972 
#####################################################################################
973 
 
974 
#####################################################################################
975 
#                            START SYNTHESIS (SPEED optimized)
976 
#====================================================================================
977 
# Arria GX (EP1AGX50CF484C), speedgrade: -6
978 
#====================================================================================
979 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
980 
#     12          10          1         0            0          0            0
981 
#====================================================================================
982 
+-------------------------------------------------+
983 
; Slow Model Fmax Summary                         ;
984 
+-----------+-----------------+------------+------+
985 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
986 
+-----------+-----------------+------------+------+
987 
; 44.58 MHz ; 44.58 MHz       ; dco_clk    ;      ;
988 
+-----------+-----------------+------------+------+
989 
 
990 
====================================================================================
991 
Logic utilization : 5 %
992 
    Combinational ALUTs : 1,490 / 40,128 ( 4 % )
993 
    Dedicated logic registers : 611 / 40,128 ( 2 % )
994 
Total registers : 611
995 
Total pins : 80 / 254 ( 31 % )
996 
Total virtual pins : 0
997 
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
998 
DSP block 9-bit elements : 0 / 208 ( 0 % )
999 
Total GXB Receiver Channels : 0 / 4 ( 0 % )
1000 
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
1001 
Total PLLs : 0 / 4 ( 0 % )
1002 
Total DLLs : 0 / 2 ( 0 % )
1003 
 
1004 
====================================================================================
1005 
#                            SYNTHESIS DONE
1006 
#####################################################################################
1007 
 
1008 
#####################################################################################
1009 
#                            START SYNTHESIS (SPEED optimized)
1010 
#====================================================================================
1011 
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
1012 
#====================================================================================
1013 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1014 
#     12          10          1         0            0          0            0
1015 
#====================================================================================
1016 
+-------------------------------------------------+
1017 
; Slow 900mV 85C Model Fmax Summary               ;
1018 
+-----------+-----------------+------------+------+
1019 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1020 
+-----------+-----------------+------------+------+
1021 
; 78.81 MHz ; 78.81 MHz       ; dco_clk    ;      ;
1022 
+-----------+-----------------+------------+------+
1023 
 
1024 
====================================================================================
1025 
Logic utilization : 6 %
1026 
    Combinational ALUTs : 1,506 / 36,100 ( 4 % )
1027 
    Memory ALUTs : 0 / 18,050 ( 0 % )
1028 
    Dedicated logic registers : 612 / 36,100 ( 2 % )
1029 
Total registers : 612
1030 
Total pins : 80 / 404 ( 20 % )
1031 
Total virtual pins : 0
1032 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
1033 
DSP block 18-bit elements : 0 / 232 ( 0 % )
1034 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
1035 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
1036 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
1037 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
1038 
Total PLLs : 0 / 4 ( 0 % )
1039 
Total DLLs : 0 / 2 ( 0 % )
1040 
 
1041 
====================================================================================
1042 
#                            SYNTHESIS DONE
1043 
#####################################################################################
1044 
 
1045 
#####################################################################################
1046 
#                            START SYNTHESIS (SPEED optimized)
1047 
#====================================================================================
1048 
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
1049 
#====================================================================================
1050 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1051 
#     12          10          1         0            0          0            0
1052 
#====================================================================================
1053 
+-------------------------------------------------+
1054 
; Slow 900mV 85C Model Fmax Summary               ;
1055 
+-----------+-----------------+------------+------+
1056 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1057 
+-----------+-----------------+------------+------+
1058 
; 68.86 MHz ; 68.86 MHz       ; dco_clk    ;      ;
1059 
+-----------+-----------------+------------+------+
1060 
 
1061 
====================================================================================
1062 
Logic utilization : 6 %
1063 
    Combinational ALUTs : 1,510 / 36,100 ( 4 % )
1064 
    Memory ALUTs : 0 / 18,050 ( 0 % )
1065 
    Dedicated logic registers : 611 / 36,100 ( 2 % )
1066 
Total registers : 611
1067 
Total pins : 80 / 404 ( 20 % )
1068 
Total virtual pins : 0
1069 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
1070 
DSP block 18-bit elements : 0 / 232 ( 0 % )
1071 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
1072 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
1073 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
1074 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
1075 
Total PLLs : 0 / 4 ( 0 % )
1076 
Total DLLs : 0 / 2 ( 0 % )
1077 
 
1078 
====================================================================================
1079 
#                            SYNTHESIS DONE
1080 
#####################################################################################
1081 
 
1082 
#####################################################################################
1083 
#                            START SYNTHESIS (SPEED optimized)
1084 
#====================================================================================
1085 
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
1086 
#====================================================================================
1087 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1088 
#     12          10          1         0            0          0            0
1089 
#====================================================================================
1090 
+-------------------------------------------------+
1091 
; Slow 900mV 85C Model Fmax Summary               ;
1092 
+-----------+-----------------+------------+------+
1093 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1094 
+-----------+-----------------+------------+------+
1095 
; 59.66 MHz ; 59.66 MHz       ; dco_clk    ;      ;
1096 
+-----------+-----------------+------------+------+
1097 
 
1098 
====================================================================================
1099 
Logic utilization : 6 %
1100 
    Combinational ALUTs : 1,524 / 36,100 ( 4 % )
1101 
    Memory ALUTs : 0 / 18,050 ( 0 % )
1102 
    Dedicated logic registers : 612 / 36,100 ( 2 % )
1103 
Total registers : 612
1104 
Total pins : 80 / 404 ( 20 % )
1105 
Total virtual pins : 0
1106 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
1107 
DSP block 18-bit elements : 0 / 232 ( 0 % )
1108 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
1109 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
1110 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
1111 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
1112 
Total PLLs : 0 / 4 ( 0 % )
1113 
Total DLLs : 0 / 2 ( 0 % )
1114 
 
1115 
====================================================================================
1116 
#                            SYNTHESIS DONE
1117 
#####################################################################################
1118 
 
1119 
#####################################################################################
1120 
#                            START SYNTHESIS (SPEED optimized)
1121 
#====================================================================================
1122 
# Stratix (EP1S10F484C), speedgrade: -5
1123 
#====================================================================================
1124 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1125 
#     12          10          1         0            0          0            0
1126 
#====================================================================================
1127 
Type           : Clock Setup: 'dco_clk'
1128 
Slack          : -18.748 ns
1129 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1130 
Actual Time    : 43.64 MHz ( period = 22.914 ns )
1131 
 
1132 
====================================================================================
1133 
Total logic elements : 2,294 / 10,570 ( 22 % )
1134 
Total pins : 80 / 336 ( 24 % )
1135 
Total virtual pins : 0
1136 
Total memory bits : 81,920 / 920,448 ( 9 % )
1137 
DSP block 9-bit elements : 0 / 48 ( 0 % )
1138 
Total PLLs : 0 / 6 ( 0 % )
1139 
Total DLLs : 0 / 2 ( 0 % )
1140 
 
1141 
====================================================================================
1142 
#                            SYNTHESIS DONE
1143 
#####################################################################################
1144 
 
1145 
#####################################################################################
1146 
#                            START SYNTHESIS (SPEED optimized)
1147 
#====================================================================================
1148 
# Stratix (EP1S10F484C), speedgrade: -6
1149 
#====================================================================================
1150 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1151 
#     12          10          1         0            0          0            0
1152 
#====================================================================================
1153 
Type           : Clock Setup: 'dco_clk'
1154 
Slack          : -20.944 ns
1155 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1156 
Actual Time    : 39.82 MHz ( period = 25.110 ns )
1157 
 
1158 
====================================================================================
1159 
Total logic elements : 2,295 / 10,570 ( 22 % )
1160 
Total pins : 80 / 336 ( 24 % )
1161 
Total virtual pins : 0
1162 
Total memory bits : 81,920 / 920,448 ( 9 % )
1163 
DSP block 9-bit elements : 0 / 48 ( 0 % )
1164 
Total PLLs : 0 / 6 ( 0 % )
1165 
Total DLLs : 0 / 2 ( 0 % )
1166 
 
1167 
====================================================================================
1168 
#                            SYNTHESIS DONE
1169 
#####################################################################################
1170 
 
1171 
#####################################################################################
1172 
#                            START SYNTHESIS (SPEED optimized)
1173 
#====================================================================================
1174 
# Stratix (EP1S10F484C), speedgrade: -7
1175 
#====================================================================================
1176 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1177 
#     12          10          1         0            0          0            0
1178 
#====================================================================================
1179 
Type           : Clock Setup: 'dco_clk'
1180 
Slack          : -25.893 ns
1181 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1182 
Actual Time    : 33.27 MHz ( period = 30.059 ns )
1183 
 
1184 
====================================================================================
1185 
Total logic elements : 2,295 / 10,570 ( 22 % )
1186 
Total pins : 80 / 336 ( 24 % )
1187 
Total virtual pins : 0
1188 
Total memory bits : 81,920 / 920,448 ( 9 % )
1189 
DSP block 9-bit elements : 0 / 48 ( 0 % )
1190 
Total PLLs : 0 / 6 ( 0 % )
1191 
Total DLLs : 0 / 2 ( 0 % )
1192 
 
1193 
====================================================================================
1194 
#                            SYNTHESIS DONE
1195 
#####################################################################################
1196 
 
1197 
#####################################################################################
1198 
#                            START SYNTHESIS (SPEED optimized)
1199 
#====================================================================================
1200 
# Stratix II (EP2S15F484C), speedgrade: -3
1201 
#====================================================================================
1202 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1203 
#     12          10          1         0            0          0            0
1204 
#====================================================================================
1205 
Type           : Clock Setup: 'dco_clk'
1206 
Slack          : -9.650 ns
1207 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1208 
Actual Time    : 72.38 MHz ( period = 13.816 ns )
1209 
 
1210 
====================================================================================
1211 
Logic utilization : 17 %
1212 
    Combinational ALUTs : 1,643 / 12,480 ( 13 % )
1213 
    Dedicated logic registers : 617 / 12,480 ( 5 % )
1214 
Total registers : 617
1215 
Total pins : 80 / 343 ( 23 % )
1216 
Total virtual pins : 0
1217 
Total block memory bits : 81,920 / 419,328 ( 20 % )
1218 
DSP block 9-bit elements : 0 / 96 ( 0 % )
1219 
Total PLLs : 0 / 6 ( 0 % )
1220 
Total DLLs : 0 / 2 ( 0 % )
1221 
 
1222 
====================================================================================
1223 
#                            SYNTHESIS DONE
1224 
#####################################################################################
1225 
 
1226 
#####################################################################################
1227 
#                            START SYNTHESIS (SPEED optimized)
1228 
#====================================================================================
1229 
# Stratix II (EP2S15F484C), speedgrade: -4
1230 
#====================================================================================
1231 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1232 
#     12          10          1         0            0          0            0
1233 
#====================================================================================
1234 
Type           : Clock Setup: 'dco_clk'
1235 
Slack          : -12.416 ns
1236 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1237 
Actual Time    : 60.31 MHz ( period = 16.582 ns )
1238 
 
1239 
====================================================================================
1240 
Logic utilization : 17 %
1241 
    Combinational ALUTs : 1,638 / 12,480 ( 13 % )
1242 
    Dedicated logic registers : 616 / 12,480 ( 5 % )
1243 
Total registers : 616
1244 
Total pins : 80 / 343 ( 23 % )
1245 
Total virtual pins : 0
1246 
Total block memory bits : 81,920 / 419,328 ( 20 % )
1247 
DSP block 9-bit elements : 0 / 96 ( 0 % )
1248 
Total PLLs : 0 / 6 ( 0 % )
1249 
Total DLLs : 0 / 2 ( 0 % )
1250 
 
1251 
====================================================================================
1252 
#                            SYNTHESIS DONE
1253 
#####################################################################################
1254 
 
1255 
#####################################################################################
1256 
#                            START SYNTHESIS (SPEED optimized)
1257 
#====================================================================================
1258 
# Stratix II (EP2S15F484C), speedgrade: -5
1259 
#====================================================================================
1260 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1261 
#     12          10          1         0            0          0            0
1262 
#====================================================================================
1263 
Type           : Clock Setup: 'dco_clk'
1264 
Slack          : -15.104 ns
1265 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1266 
Actual Time    : 51.89 MHz ( period = 19.270 ns )
1267 
 
1268 
====================================================================================
1269 
Logic utilization : 17 %
1270 
    Combinational ALUTs : 1,644 / 12,480 ( 13 % )
1271 
    Dedicated logic registers : 615 / 12,480 ( 5 % )
1272 
Total registers : 615
1273 
Total pins : 80 / 343 ( 23 % )
1274 
Total virtual pins : 0
1275 
Total block memory bits : 81,920 / 419,328 ( 20 % )
1276 
DSP block 9-bit elements : 0 / 96 ( 0 % )
1277 
Total PLLs : 0 / 6 ( 0 % )
1278 
Total DLLs : 0 / 2 ( 0 % )
1279 
 
1280 
====================================================================================
1281 
#                            SYNTHESIS DONE
1282 
#####################################################################################
1283 
 
1284 
#####################################################################################
1285 
#                            START SYNTHESIS (SPEED optimized)
1286 
#====================================================================================
1287 
# Stratix III (EP3SE50F484C), speedgrade: -2
1288 
#====================================================================================
1289 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1290 
#     12          10          1         0            0          0            0
1291 
#====================================================================================
1292 
+-------------------------------------------------+
1293 
; Slow 1100mV 85C Model Fmax Summary              ;
1294 
+-----------+-----------------+------------+------+
1295 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1296 
+-----------+-----------------+------------+------+
1297 
; 89.59 MHz ; 89.59 MHz       ; dco_clk    ;      ;
1298 
+-----------+-----------------+------------+------+
1299 
 
1300 
====================================================================================
1301 
Logic utilization : 6 %
1302 
    Combinational ALUTs : 1,527 / 38,000 ( 4 % )
1303 
    Memory ALUTs : 0 / 19,000 ( 0 % )
1304 
    Dedicated logic registers : 612 / 38,000 ( 2 % )
1305 
Total registers : 612
1306 
Total pins : 80 / 296 ( 27 % )
1307 
Total virtual pins : 0
1308 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
1309 
DSP block 18-bit elements : 0 / 384 ( 0 % )
1310 
Total PLLs : 0 / 4 ( 0 % )
1311 
Total DLLs : 0 / 4 ( 0 % )
1312 
 
1313 
====================================================================================
1314 
#                            SYNTHESIS DONE
1315 
#####################################################################################
1316 
 
1317 
#####################################################################################
1318 
#                            START SYNTHESIS (SPEED optimized)
1319 
#====================================================================================
1320 
# Stratix III (EP3SE50F484C), speedgrade: -3
1321 
#====================================================================================
1322 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1323 
#     12          10          1         0            0          0            0
1324 
#====================================================================================
1325 
+-------------------------------------------------+
1326 
; Slow 1100mV 85C Model Fmax Summary              ;
1327 
+-----------+-----------------+------------+------+
1328 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1329 
+-----------+-----------------+------------+------+
1330 
; 75.77 MHz ; 75.77 MHz       ; dco_clk    ;      ;
1331 
+-----------+-----------------+------------+------+
1332 
 
1333 
====================================================================================
1334 
Logic utilization : 6 %
1335 
    Combinational ALUTs : 1,528 / 38,000 ( 4 % )
1336 
    Memory ALUTs : 0 / 19,000 ( 0 % )
1337 
    Dedicated logic registers : 611 / 38,000 ( 2 % )
1338 
Total registers : 611
1339 
Total pins : 80 / 296 ( 27 % )
1340 
Total virtual pins : 0
1341 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
1342 
DSP block 18-bit elements : 0 / 384 ( 0 % )
1343 
Total PLLs : 0 / 4 ( 0 % )
1344 
Total DLLs : 0 / 4 ( 0 % )
1345 
 
1346 
====================================================================================
1347 
#                            SYNTHESIS DONE
1348 
#####################################################################################
1349 
 
1350 
#####################################################################################
1351 
#                            START SYNTHESIS (SPEED optimized)
1352 
#====================================================================================
1353 
# Stratix III (EP3SE50F484C), speedgrade: -4
1354 
#====================================================================================
1355 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1356 
#     12          10          1         0            0          0            0
1357 
#====================================================================================
1358 
+-------------------------------------------------+
1359 
; Slow 1100mV 85C Model Fmax Summary              ;
1360 
+-----------+-----------------+------------+------+
1361 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1362 
+-----------+-----------------+------------+------+
1363 
; 72.63 MHz ; 72.63 MHz       ; dco_clk    ;      ;
1364 
+-----------+-----------------+------------+------+
1365 
 
1366 
====================================================================================
1367 
Logic utilization : 6 %
1368 
    Combinational ALUTs : 1,526 / 38,000 ( 4 % )
1369 
    Memory ALUTs : 0 / 19,000 ( 0 % )
1370 
    Dedicated logic registers : 611 / 38,000 ( 2 % )
1371 
Total registers : 611
1372 
Total pins : 80 / 296 ( 27 % )
1373 
Total virtual pins : 0
1374 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
1375 
DSP block 18-bit elements : 0 / 384 ( 0 % )
1376 
Total PLLs : 0 / 4 ( 0 % )
1377 
Total DLLs : 0 / 4 ( 0 % )
1378 
 
1379 
====================================================================================
1380 
#                            SYNTHESIS DONE
1381 
#####################################################################################
1382 
 
1383 
#####################################################################################
1384 
#                            START SYNTHESIS (SPEED optimized)
1385 
#====================================================================================
1386 
# Cyclone II (EP2C20F484C), speedgrade: -6
1387 
#====================================================================================
1388 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1389 
#     12          10          1         1            0          0            0
1390 
#====================================================================================
1391 
Type           : Clock Setup: 'dco_clk'
1392 
Slack          : -18.661 ns
1393 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1394 
Actual Time    : 43.81 MHz ( period = 22.827 ns )
1395 
 
1396 
====================================================================================
1397 
Total logic elements : 2,309 / 18,752 ( 12 % )
1398 
    Total combinational functions : 2,247 / 18,752 ( 12 % )
1399 
    Dedicated logic registers : 653 / 18,752 ( 3 % )
1400 
Total registers : 653
1401 
Total pins : 80 / 315 ( 25 % )
1402 
Total virtual pins : 0
1403 
Total memory bits : 81,920 / 239,616 ( 34 % )
1404 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
1405 
Total PLLs : 0 / 4 ( 0 % )
1406 
 
1407 
====================================================================================
1408 
#                            SYNTHESIS DONE
1409 
#####################################################################################
1410 
 
1411 
#####################################################################################
1412 
#                            START SYNTHESIS (SPEED optimized)
1413 
#====================================================================================
1414 
# Cyclone II (EP2C20F484C), speedgrade: -7
1415 
#====================================================================================
1416 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1417 
#     12          10          1         1            0          0            0
1418 
#====================================================================================
1419 
Type           : Clock Setup: 'dco_clk'
1420 
Slack          : -21.881 ns
1421 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1422 
Actual Time    : 38.39 MHz ( period = 26.047 ns )
1423 
 
1424 
====================================================================================
1425 
Total logic elements : 2,295 / 18,752 ( 12 % )
1426 
    Total combinational functions : 2,247 / 18,752 ( 12 % )
1427 
    Dedicated logic registers : 653 / 18,752 ( 3 % )
1428 
Total registers : 653
1429 
Total pins : 80 / 315 ( 25 % )
1430 
Total virtual pins : 0
1431 
Total memory bits : 81,920 / 239,616 ( 34 % )
1432 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
1433 
Total PLLs : 0 / 4 ( 0 % )
1434 
 
1435 
====================================================================================
1436 
#                            SYNTHESIS DONE
1437 
#####################################################################################
1438 
 
1439 
#####################################################################################
1440 
#                            START SYNTHESIS (SPEED optimized)
1441 
#====================================================================================
1442 
# Cyclone II (EP2C20F484C), speedgrade: -8
1443 
#====================================================================================
1444 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1445 
#     12          10          1         1            0          0            0
1446 
#====================================================================================
1447 
Type           : Clock Setup: 'dco_clk'
1448 
Slack          : -28.496 ns
1449 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1450 
Actual Time    : 30.62 MHz ( period = 32.662 ns )
1451 
 
1452 
====================================================================================
1453 
Total logic elements : 2,301 / 18,752 ( 12 % )
1454 
    Total combinational functions : 2,247 / 18,752 ( 12 % )
1455 
    Dedicated logic registers : 653 / 18,752 ( 3 % )
1456 
Total registers : 653
1457 
Total pins : 80 / 315 ( 25 % )
1458 
Total virtual pins : 0
1459 
Total memory bits : 81,920 / 239,616 ( 34 % )
1460 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
1461 
Total PLLs : 0 / 4 ( 0 % )
1462 
 
1463 
====================================================================================
1464 
#                            SYNTHESIS DONE
1465 
#####################################################################################
1466 
 
1467 
#####################################################################################
1468 
#                            START SYNTHESIS (SPEED optimized)
1469 
#====================================================================================
1470 
# Cyclone III (EP3C55F484C), speedgrade: -6
1471 
#====================================================================================
1472 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1473 
#     12          10          1         1            0          0            0
1474 
#====================================================================================
1475 
+-------------------------------------------------+
1476 
; Slow 1200mV 85C Model Fmax Summary              ;
1477 
+-----------+-----------------+------------+------+
1478 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1479 
+-----------+-----------------+------------+------+
1480 
; 49.95 MHz ; 49.95 MHz       ; dco_clk    ;      ;
1481 
+-----------+-----------------+------------+------+
1482 
 
1483 
====================================================================================
1484 
Total logic elements : 2,289 / 55,856 ( 4 % )
1485 
    Total combinational functions : 2,261 / 55,856 ( 4 % )
1486 
    Dedicated logic registers : 653 / 55,856 ( 1 % )
1487 
Total registers : 653
1488 
Total pins : 80 / 328 ( 24 % )
1489 
Total virtual pins : 0
1490 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
1491 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
1492 
Total PLLs : 0 / 4 ( 0 % )
1493 
 
1494 
====================================================================================
1495 
#                            SYNTHESIS DONE
1496 
#####################################################################################
1497 
 
1498 
#####################################################################################
1499 
#                            START SYNTHESIS (SPEED optimized)
1500 
#====================================================================================
1501 
# Cyclone III (EP3C55F484C), speedgrade: -7
1502 
#====================================================================================
1503 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1504 
#     12          10          1         1            0          0            0
1505 
#====================================================================================
1506 
+-------------------------------------------------+
1507 
; Slow 1200mV 85C Model Fmax Summary              ;
1508 
+-----------+-----------------+------------+------+
1509 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1510 
+-----------+-----------------+------------+------+
1511 
; 41.64 MHz ; 41.64 MHz       ; dco_clk    ;      ;
1512 
+-----------+-----------------+------------+------+
1513 
 
1514 
====================================================================================
1515 
Total logic elements : 2,324 / 55,856 ( 4 % )
1516 
    Total combinational functions : 2,301 / 55,856 ( 4 % )
1517 
    Dedicated logic registers : 653 / 55,856 ( 1 % )
1518 
Total registers : 653
1519 
Total pins : 80 / 328 ( 24 % )
1520 
Total virtual pins : 0
1521 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
1522 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
1523 
Total PLLs : 0 / 4 ( 0 % )
1524 
 
1525 
====================================================================================
1526 
#                            SYNTHESIS DONE
1527 
#####################################################################################
1528 
 
1529 
#####################################################################################
1530 
#                            START SYNTHESIS (SPEED optimized)
1531 
#====================================================================================
1532 
# Cyclone III (EP3C55F484C), speedgrade: -8
1533 
#====================================================================================
1534 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1535 
#     12          10          1         1            0          0            0
1536 
#====================================================================================
1537 
+-------------------------------------------------+
1538 
; Slow 1200mV 85C Model Fmax Summary              ;
1539 
+-----------+-----------------+------------+------+
1540 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1541 
+-----------+-----------------+------------+------+
1542 
; 38.38 MHz ; 38.38 MHz       ; dco_clk    ;      ;
1543 
+-----------+-----------------+------------+------+
1544 
 
1545 
====================================================================================
1546 
Total logic elements : 2,318 / 55,856 ( 4 % )
1547 
    Total combinational functions : 2,297 / 55,856 ( 4 % )
1548 
    Dedicated logic registers : 653 / 55,856 ( 1 % )
1549 
Total registers : 653
1550 
Total pins : 80 / 328 ( 24 % )
1551 
Total virtual pins : 0
1552 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
1553 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
1554 
Total PLLs : 0 / 4 ( 0 % )
1555 
 
1556 
====================================================================================
1557 
#                            SYNTHESIS DONE
1558 
#####################################################################################
1559 
 
1560 
#####################################################################################
1561 
#                            START SYNTHESIS (SPEED optimized)
1562 
#====================================================================================
1563 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
1564 
#====================================================================================
1565 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1566 
#     12          10          1         1            0          0            0
1567 
#====================================================================================
1568 
+------------------------------------------------+
1569 
; Slow 1200mV 85C Model Fmax Summary             ;
1570 
+----------+-----------------+------------+------+
1571 
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
1572 
+----------+-----------------+------------+------+
1573 
; 49.6 MHz ; 49.6 MHz        ; dco_clk    ;      ;
1574 
+----------+-----------------+------------+------+
1575 
 
1576 
====================================================================================
1577 
Total logic elements : 2,273 / 21,280 ( 11 % )
1578 
    Total combinational functions : 2,248 / 21,280 ( 11 % )
1579 
    Dedicated logic registers : 653 / 21,280 ( 3 % )
1580 
Total registers : 0
1581 
Total pins : 80 / 167 ( 48 % )
1582 
Total virtual pins : 0
1583 
Total memory bits : 81,920 / 774,144 ( 11 % )
1584 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
1585 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
1586 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
1587 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
1588 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
1589 
Total PLLs : 0 / 4 ( 0 % )
1590 
 
1591 
====================================================================================
1592 
#                            SYNTHESIS DONE
1593 
#####################################################################################
1594 
 
1595 
#####################################################################################
1596 
#                            START SYNTHESIS (SPEED optimized)
1597 
#====================================================================================
1598 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
1599 
#====================================================================================
1600 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1601 
#     12          10          1         1            0          0            0
1602 
#====================================================================================
1603 
+-------------------------------------------------+
1604 
; Slow 1200mV 85C Model Fmax Summary              ;
1605 
+-----------+-----------------+------------+------+
1606 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1607 
+-----------+-----------------+------------+------+
1608 
; 42.63 MHz ; 42.63 MHz       ; dco_clk    ;      ;
1609 
+-----------+-----------------+------------+------+
1610 
 
1611 
====================================================================================
1612 
Total logic elements : 2,314 / 21,280 ( 11 % )
1613 
    Total combinational functions : 2,289 / 21,280 ( 11 % )
1614 
    Dedicated logic registers : 653 / 21,280 ( 3 % )
1615 
Total registers : 0
1616 
Total pins : 80 / 167 ( 48 % )
1617 
Total virtual pins : 0
1618 
Total memory bits : 81,920 / 774,144 ( 11 % )
1619 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
1620 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
1621 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
1622 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
1623 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
1624 
Total PLLs : 0 / 4 ( 0 % )
1625 
 
1626 
====================================================================================
1627 
#                            SYNTHESIS DONE
1628 
#####################################################################################
1629 
 
1630 
#####################################################################################
1631 
#                            START SYNTHESIS (SPEED optimized)
1632 
#====================================================================================
1633 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
1634 
#====================================================================================
1635 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1636 
#     12          10          1         1            0          0            0
1637 
#====================================================================================
1638 
+-------------------------------------------------+
1639 
; Slow 1200mV 85C Model Fmax Summary              ;
1640 
+-----------+-----------------+------------+------+
1641 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1642 
+-----------+-----------------+------------+------+
1643 
; 36.86 MHz ; 36.86 MHz       ; dco_clk    ;      ;
1644 
+-----------+-----------------+------------+------+
1645 
 
1646 
====================================================================================
1647 
Total logic elements : 2,308 / 21,280 ( 11 % )
1648 
    Total combinational functions : 2,282 / 21,280 ( 11 % )
1649 
    Dedicated logic registers : 653 / 21,280 ( 3 % )
1650 
Total registers : 0
1651 
Total pins : 80 / 167 ( 48 % )
1652 
Total virtual pins : 0
1653 
Total memory bits : 81,920 / 774,144 ( 11 % )
1654 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
1655 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
1656 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
1657 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
1658 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
1659 
Total PLLs : 0 / 4 ( 0 % )
1660 
 
1661 
====================================================================================
1662 
#                            SYNTHESIS DONE
1663 
#####################################################################################
1664 
 
1665 
#####################################################################################
1666 
#                            START SYNTHESIS (SPEED optimized)
1667 
#====================================================================================
1668 
# Arria GX (EP1AGX50CF484C), speedgrade: -6
1669 
#====================================================================================
1670 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1671 
#     12          10          1         1            0          0            0
1672 
#====================================================================================
1673 
+-------------------------------------------------+
1674 
; Slow Model Fmax Summary                         ;
1675 
+-----------+-----------------+------------+------+
1676 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1677 
+-----------+-----------------+------------+------+
1678 
; 44.38 MHz ; 44.38 MHz       ; dco_clk    ;      ;
1679 
+-----------+-----------------+------------+------+
1680 
 
1681 
====================================================================================
1682 
Logic utilization : 6 %
1683 
    Combinational ALUTs : 1,805 / 40,128 ( 4 % )
1684 
    Dedicated logic registers : 662 / 40,128 ( 2 % )
1685 
Total registers : 662
1686 
Total pins : 80 / 254 ( 31 % )
1687 
Total virtual pins : 0
1688 
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
1689 
DSP block 9-bit elements : 0 / 208 ( 0 % )
1690 
Total GXB Receiver Channels : 0 / 4 ( 0 % )
1691 
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
1692 
Total PLLs : 0 / 4 ( 0 % )
1693 
Total DLLs : 0 / 2 ( 0 % )
1694 
 
1695 
====================================================================================
1696 
#                            SYNTHESIS DONE
1697 
#####################################################################################
1698 
 
1699 
#####################################################################################
1700 
#                            START SYNTHESIS (SPEED optimized)
1701 
#====================================================================================
1702 
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
1703 
#====================================================================================
1704 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1705 
#     12          10          1         1            0          0            0
1706 
#====================================================================================
1707 
+-------------------------------------------------+
1708 
; Slow 900mV 85C Model Fmax Summary               ;
1709 
+-----------+-----------------+------------+------+
1710 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1711 
+-----------+-----------------+------------+------+
1712 
; 75.19 MHz ; 75.19 MHz       ; dco_clk    ;      ;
1713 
+-----------+-----------------+------------+------+
1714 
 
1715 
====================================================================================
1716 
Logic utilization : 7 %
1717 
    Combinational ALUTs : 1,801 / 36,100 ( 5 % )
1718 
    Memory ALUTs : 0 / 18,050 ( 0 % )
1719 
    Dedicated logic registers : 657 / 36,100 ( 2 % )
1720 
Total registers : 657
1721 
Total pins : 80 / 404 ( 20 % )
1722 
Total virtual pins : 0
1723 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
1724 
DSP block 18-bit elements : 0 / 232 ( 0 % )
1725 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
1726 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
1727 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
1728 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
1729 
Total PLLs : 0 / 4 ( 0 % )
1730 
Total DLLs : 0 / 2 ( 0 % )
1731 
 
1732 
====================================================================================
1733 
#                            SYNTHESIS DONE
1734 
#####################################################################################
1735 
 
1736 
#####################################################################################
1737 
#                            START SYNTHESIS (SPEED optimized)
1738 
#====================================================================================
1739 
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
1740 
#====================================================================================
1741 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1742 
#     12          10          1         1            0          0            0
1743 
#====================================================================================
1744 
+-------------------------------------------------+
1745 
; Slow 900mV 85C Model Fmax Summary               ;
1746 
+-----------+-----------------+------------+------+
1747 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
1748 
+-----------+-----------------+------------+------+
1749 
; 65.58 MHz ; 65.58 MHz       ; dco_clk    ;      ;
1750 
+-----------+-----------------+------------+------+
1751 
 
1752 
====================================================================================
1753 
Logic utilization : 7 %
1754 
    Combinational ALUTs : 1,809 / 36,100 ( 5 % )
1755 
    Memory ALUTs : 0 / 18,050 ( 0 % )
1756 
    Dedicated logic registers : 656 / 36,100 ( 2 % )
1757 
Total registers : 656
1758 
Total pins : 80 / 404 ( 20 % )
1759 
Total virtual pins : 0
1760 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
1761 
DSP block 18-bit elements : 0 / 232 ( 0 % )
1762 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
1763 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
1764 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
1765 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
1766 
Total PLLs : 0 / 4 ( 0 % )
1767 
Total DLLs : 0 / 2 ( 0 % )
1768 
 
1769 
====================================================================================
1770 
#                            SYNTHESIS DONE
1771 
#####################################################################################
1772 
 
1773 
#####################################################################################
1774 
#                            START SYNTHESIS (SPEED optimized)
1775 
#====================================================================================
1776 
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
1777 
#====================================================================================
1778 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1779 
#     12          10          1         1            0          0            0
1780 
#====================================================================================
1781 
+------------------------------------------------+
1782 
; Slow 900mV 85C Model Fmax Summary              ;
1783 
+----------+-----------------+------------+------+
1784 
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
1785 
+----------+-----------------+------------+------+
1786 
; 57.2 MHz ; 57.2 MHz        ; dco_clk    ;      ;
1787 
+----------+-----------------+------------+------+
1788 
 
1789 
====================================================================================
1790 
Logic utilization : 7 %
1791 
    Combinational ALUTs : 1,804 / 36,100 ( 5 % )
1792 
    Memory ALUTs : 0 / 18,050 ( 0 % )
1793 
    Dedicated logic registers : 660 / 36,100 ( 2 % )
1794 
Total registers : 660
1795 
Total pins : 80 / 404 ( 20 % )
1796 
Total virtual pins : 0
1797 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
1798 
DSP block 18-bit elements : 0 / 232 ( 0 % )
1799 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
1800 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
1801 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
1802 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
1803 
Total PLLs : 0 / 4 ( 0 % )
1804 
Total DLLs : 0 / 2 ( 0 % )
1805 
 
1806 
====================================================================================
1807 
#                            SYNTHESIS DONE
1808 
#####################################################################################
1809 
 
1810 
#####################################################################################
1811 
#                            START SYNTHESIS (SPEED optimized)
1812 
#====================================================================================
1813 
# Stratix (EP1S10F484C), speedgrade: -5
1814 
#====================================================================================
1815 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1816 
#     12          10          1         1            0          0            0
1817 
#====================================================================================
1818 
Type           : Clock Setup: 'dco_clk'
1819 
Slack          : -19.132 ns
1820 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1821 
Actual Time    : 42.92 MHz ( period = 23.298 ns )
1822 
 
1823 
====================================================================================
1824 
Total logic elements : 2,482 / 10,570 ( 23 % )
1825 
Total pins : 80 / 336 ( 24 % )
1826 
Total virtual pins : 0
1827 
Total memory bits : 81,920 / 920,448 ( 9 % )
1828 
DSP block 9-bit elements : 0 / 48 ( 0 % )
1829 
Total PLLs : 0 / 6 ( 0 % )
1830 
Total DLLs : 0 / 2 ( 0 % )
1831 
 
1832 
====================================================================================
1833 
#                            SYNTHESIS DONE
1834 
#####################################################################################
1835 
 
1836 
#####################################################################################
1837 
#                            START SYNTHESIS (SPEED optimized)
1838 
#====================================================================================
1839 
# Stratix (EP1S10F484C), speedgrade: -6
1840 
#====================================================================================
1841 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1842 
#     12          10          1         1            0          0            0
1843 
#====================================================================================
1844 
Type           : Clock Setup: 'dco_clk'
1845 
Slack          : -22.731 ns
1846 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1847 
Actual Time    : 37.18 MHz ( period = 26.897 ns )
1848 
 
1849 
====================================================================================
1850 
Total logic elements : 2,483 / 10,570 ( 23 % )
1851 
Total pins : 80 / 336 ( 24 % )
1852 
Total virtual pins : 0
1853 
Total memory bits : 81,920 / 920,448 ( 9 % )
1854 
DSP block 9-bit elements : 0 / 48 ( 0 % )
1855 
Total PLLs : 0 / 6 ( 0 % )
1856 
Total DLLs : 0 / 2 ( 0 % )
1857 
 
1858 
====================================================================================
1859 
#                            SYNTHESIS DONE
1860 
#####################################################################################
1861 
 
1862 
#####################################################################################
1863 
#                            START SYNTHESIS (SPEED optimized)
1864 
#====================================================================================
1865 
# Stratix (EP1S10F484C), speedgrade: -7
1866 
#====================================================================================
1867 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1868 
#     12          10          1         1            0          0            0
1869 
#====================================================================================
1870 
Type           : Clock Setup: 'dco_clk'
1871 
Slack          : -26.296 ns
1872 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1873 
Actual Time    : 32.83 MHz ( period = 30.462 ns )
1874 
 
1875 
====================================================================================
1876 
Total logic elements : 2,483 / 10,570 ( 23 % )
1877 
Total pins : 80 / 336 ( 24 % )
1878 
Total virtual pins : 0
1879 
Total memory bits : 81,920 / 920,448 ( 9 % )
1880 
DSP block 9-bit elements : 0 / 48 ( 0 % )
1881 
Total PLLs : 0 / 6 ( 0 % )
1882 
Total DLLs : 0 / 2 ( 0 % )
1883 
 
1884 
====================================================================================
1885 
#                            SYNTHESIS DONE
1886 
#####################################################################################
1887 
 
1888 
#####################################################################################
1889 
#                            START SYNTHESIS (SPEED optimized)
1890 
#====================================================================================
1891 
# Stratix II (EP2S15F484C), speedgrade: -3
1892 
#====================================================================================
1893 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1894 
#     12          10          1         1            0          0            0
1895 
#====================================================================================
1896 
Type           : Clock Setup: 'dco_clk'
1897 
Slack          : -11.010 ns
1898 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1899 
Actual Time    : 65.89 MHz ( period = 15.176 ns )
1900 
 
1901 
====================================================================================
1902 
Logic utilization : 20 %
1903 
    Combinational ALUTs : 1,878 / 12,480 ( 15 % )
1904 
    Dedicated logic registers : 655 / 12,480 ( 5 % )
1905 
Total registers : 655
1906 
Total pins : 80 / 343 ( 23 % )
1907 
Total virtual pins : 0
1908 
Total block memory bits : 81,920 / 419,328 ( 20 % )
1909 
DSP block 9-bit elements : 0 / 96 ( 0 % )
1910 
Total PLLs : 0 / 6 ( 0 % )
1911 
Total DLLs : 0 / 2 ( 0 % )
1912 
 
1913 
====================================================================================
1914 
#                            SYNTHESIS DONE
1915 
#####################################################################################
1916 
 
1917 
#####################################################################################
1918 
#                            START SYNTHESIS (SPEED optimized)
1919 
#====================================================================================
1920 
# Stratix II (EP2S15F484C), speedgrade: -4
1921 
#====================================================================================
1922 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1923 
#     12          10          1         1            0          0            0
1924 
#====================================================================================
1925 
Type           : Clock Setup: 'dco_clk'
1926 
Slack          : -13.046 ns
1927 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1928 
Actual Time    : 58.10 MHz ( period = 17.212 ns )
1929 
 
1930 
====================================================================================
1931 
Logic utilization : 21 %
1932 
    Combinational ALUTs : 1,877 / 12,480 ( 15 % )
1933 
    Dedicated logic registers : 660 / 12,480 ( 5 % )
1934 
Total registers : 660
1935 
Total pins : 80 / 343 ( 23 % )
1936 
Total virtual pins : 0
1937 
Total block memory bits : 81,920 / 419,328 ( 20 % )
1938 
DSP block 9-bit elements : 0 / 96 ( 0 % )
1939 
Total PLLs : 0 / 6 ( 0 % )
1940 
Total DLLs : 0 / 2 ( 0 % )
1941 
 
1942 
====================================================================================
1943 
#                            SYNTHESIS DONE
1944 
#####################################################################################
1945 
 
1946 
#####################################################################################
1947 
#                            START SYNTHESIS (SPEED optimized)
1948 
#====================================================================================
1949 
# Stratix II (EP2S15F484C), speedgrade: -5
1950 
#====================================================================================
1951 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1952 
#     12          10          1         1            0          0            0
1953 
#====================================================================================
1954 
Type           : Clock Setup: 'dco_clk'
1955 
Slack          : -15.517 ns
1956 
Required Time  : 240.04 MHz ( period = 4.166 ns )
1957 
Actual Time    : 50.81 MHz ( period = 19.683 ns )
1958 
 
1959 
====================================================================================
1960 
Logic utilization : 20 %
1961 
    Combinational ALUTs : 1,878 / 12,480 ( 15 % )
1962 
    Dedicated logic registers : 657 / 12,480 ( 5 % )
1963 
Total registers : 657
1964 
Total pins : 80 / 343 ( 23 % )
1965 
Total virtual pins : 0
1966 
Total block memory bits : 81,920 / 419,328 ( 20 % )
1967 
DSP block 9-bit elements : 0 / 96 ( 0 % )
1968 
Total PLLs : 0 / 6 ( 0 % )
1969 
Total DLLs : 0 / 2 ( 0 % )
1970 
 
1971 
====================================================================================
1972 
#                            SYNTHESIS DONE
1973 
#####################################################################################
1974 
 
1975 
#####################################################################################
1976 
#                            START SYNTHESIS (SPEED optimized)
1977 
#====================================================================================
1978 
# Stratix III (EP3SE50F484C), speedgrade: -2
1979 
#====================================================================================
1980 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
1981 
#     12          10          1         1            0          0            0
1982 
#====================================================================================
1983 
+------------------------------------------------+
1984 
; Slow 1100mV 85C Model Fmax Summary             ;
1985 
+----------+-----------------+------------+------+
1986 
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
1987 
+----------+-----------------+------------+------+
1988 
; 84.5 MHz ; 84.5 MHz        ; dco_clk    ;      ;
1989 
+----------+-----------------+------------+------+
1990 
 
1991 
====================================================================================
1992 
Logic utilization : 7 %
1993 
    Combinational ALUTs : 1,794 / 38,000 ( 5 % )
1994 
    Memory ALUTs : 0 / 19,000 ( 0 % )
1995 
    Dedicated logic registers : 656 / 38,000 ( 2 % )
1996 
Total registers : 656
1997 
Total pins : 80 / 296 ( 27 % )
1998 
Total virtual pins : 0
1999 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
2000 
DSP block 18-bit elements : 0 / 384 ( 0 % )
2001 
Total PLLs : 0 / 4 ( 0 % )
2002 
Total DLLs : 0 / 4 ( 0 % )
2003 
 
2004 
====================================================================================
2005 
#                            SYNTHESIS DONE
2006 
#####################################################################################
2007 
 
2008 
#####################################################################################
2009 
#                            START SYNTHESIS (SPEED optimized)
2010 
#====================================================================================
2011 
# Stratix III (EP3SE50F484C), speedgrade: -3
2012 
#====================================================================================
2013 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2014 
#     12          10          1         1            0          0            0
2015 
#====================================================================================
2016 
+------------------------------------------------+
2017 
; Slow 1100mV 85C Model Fmax Summary             ;
2018 
+----------+-----------------+------------+------+
2019 
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
2020 
+----------+-----------------+------------+------+
2021 
; 71.9 MHz ; 71.9 MHz        ; dco_clk    ;      ;
2022 
+----------+-----------------+------------+------+
2023 
 
2024 
====================================================================================
2025 
Logic utilization : 7 %
2026 
    Combinational ALUTs : 1,792 / 38,000 ( 5 % )
2027 
    Memory ALUTs : 0 / 19,000 ( 0 % )
2028 
    Dedicated logic registers : 658 / 38,000 ( 2 % )
2029 
Total registers : 658
2030 
Total pins : 80 / 296 ( 27 % )
2031 
Total virtual pins : 0
2032 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
2033 
DSP block 18-bit elements : 0 / 384 ( 0 % )
2034 
Total PLLs : 0 / 4 ( 0 % )
2035 
Total DLLs : 0 / 4 ( 0 % )
2036 
 
2037 
====================================================================================
2038 
#                            SYNTHESIS DONE
2039 
#####################################################################################
2040 
 
2041 
#####################################################################################
2042 
#                            START SYNTHESIS (SPEED optimized)
2043 
#====================================================================================
2044 
# Stratix III (EP3SE50F484C), speedgrade: -4
2045 
#====================================================================================
2046 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2047 
#     12          10          1         1            0          0            0
2048 
#====================================================================================
2049 
+-------------------------------------------------+
2050 
; Slow 1100mV 85C Model Fmax Summary              ;
2051 
+-----------+-----------------+------------+------+
2052 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2053 
+-----------+-----------------+------------+------+
2054 
; 66.91 MHz ; 66.91 MHz       ; dco_clk    ;      ;
2055 
+-----------+-----------------+------------+------+
2056 
 
2057 
====================================================================================
2058 
Logic utilization : 7 %
2059 
    Combinational ALUTs : 1,798 / 38,000 ( 5 % )
2060 
    Memory ALUTs : 0 / 19,000 ( 0 % )
2061 
    Dedicated logic registers : 657 / 38,000 ( 2 % )
2062 
Total registers : 657
2063 
Total pins : 80 / 296 ( 27 % )
2064 
Total virtual pins : 0
2065 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
2066 
DSP block 18-bit elements : 0 / 384 ( 0 % )
2067 
Total PLLs : 0 / 4 ( 0 % )
2068 
Total DLLs : 0 / 4 ( 0 % )
2069 
 
2070 
====================================================================================
2071 
#                            SYNTHESIS DONE
2072 
#####################################################################################
2073 
 
2074 
#####################################################################################
2075 
#                            START SYNTHESIS (SPEED optimized)
2076 
#====================================================================================
2077 
# Cyclone II (EP2C20F484C), speedgrade: -6
2078 
#====================================================================================
2079 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2080 
#     12          10          1         1            1          0            0
2081 
#====================================================================================
2082 
Type           : Clock Setup: 'dco_clk'
2083 
Slack          : -19.890 ns
2084 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2085 
Actual Time    : 41.57 MHz ( period = 24.056 ns )
2086 
 
2087 
====================================================================================
2088 
Total logic elements : 2,453 / 18,752 ( 13 % )
2089 
    Total combinational functions : 2,351 / 18,752 ( 13 % )
2090 
    Dedicated logic registers : 695 / 18,752 ( 4 % )
2091 
Total registers : 695
2092 
Total pins : 80 / 315 ( 25 % )
2093 
Total virtual pins : 0
2094 
Total memory bits : 81,920 / 239,616 ( 34 % )
2095 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
2096 
Total PLLs : 0 / 4 ( 0 % )
2097 
 
2098 
====================================================================================
2099 
#                            SYNTHESIS DONE
2100 
#####################################################################################
2101 
 
2102 
#####################################################################################
2103 
#                            START SYNTHESIS (SPEED optimized)
2104 
#====================================================================================
2105 
# Cyclone II (EP2C20F484C), speedgrade: -7
2106 
#====================================================================================
2107 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2108 
#     12          10          1         1            1          0            0
2109 
#====================================================================================
2110 
Type           : Clock Setup: 'dco_clk'
2111 
Slack          : -25.052 ns
2112 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2113 
Actual Time    : 34.23 MHz ( period = 29.218 ns )
2114 
 
2115 
====================================================================================
2116 
Total logic elements : 2,439 / 18,752 ( 13 % )
2117 
    Total combinational functions : 2,351 / 18,752 ( 13 % )
2118 
    Dedicated logic registers : 695 / 18,752 ( 4 % )
2119 
Total registers : 695
2120 
Total pins : 80 / 315 ( 25 % )
2121 
Total virtual pins : 0
2122 
Total memory bits : 81,920 / 239,616 ( 34 % )
2123 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
2124 
Total PLLs : 0 / 4 ( 0 % )
2125 
 
2126 
====================================================================================
2127 
#                            SYNTHESIS DONE
2128 
#####################################################################################
2129 
 
2130 
#####################################################################################
2131 
#                            START SYNTHESIS (SPEED optimized)
2132 
#====================================================================================
2133 
# Cyclone II (EP2C20F484C), speedgrade: -8
2134 
#====================================================================================
2135 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2136 
#     12          10          1         1            1          0            0
2137 
#====================================================================================
2138 
Type           : Clock Setup: 'dco_clk'
2139 
Slack          : -29.410 ns
2140 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2141 
Actual Time    : 29.78 MHz ( period = 33.576 ns )
2142 
 
2143 
====================================================================================
2144 
Total logic elements : 2,442 / 18,752 ( 13 % )
2145 
    Total combinational functions : 2,351 / 18,752 ( 13 % )
2146 
    Dedicated logic registers : 695 / 18,752 ( 4 % )
2147 
Total registers : 695
2148 
Total pins : 80 / 315 ( 25 % )
2149 
Total virtual pins : 0
2150 
Total memory bits : 81,920 / 239,616 ( 34 % )
2151 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
2152 
Total PLLs : 0 / 4 ( 0 % )
2153 
 
2154 
====================================================================================
2155 
#                            SYNTHESIS DONE
2156 
#####################################################################################
2157 
 
2158 
#####################################################################################
2159 
#                            START SYNTHESIS (SPEED optimized)
2160 
#====================================================================================
2161 
# Cyclone III (EP3C55F484C), speedgrade: -6
2162 
#====================================================================================
2163 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2164 
#     12          10          1         1            1          0            0
2165 
#====================================================================================
2166 
+-------------------------------------------------+
2167 
; Slow 1200mV 85C Model Fmax Summary              ;
2168 
+-----------+-----------------+------------+------+
2169 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2170 
+-----------+-----------------+------------+------+
2171 
; 48.39 MHz ; 48.39 MHz       ; dco_clk    ;      ;
2172 
+-----------+-----------------+------------+------+
2173 
 
2174 
====================================================================================
2175 
Total logic elements : 2,414 / 55,856 ( 4 % )
2176 
    Total combinational functions : 2,378 / 55,856 ( 4 % )
2177 
    Dedicated logic registers : 695 / 55,856 ( 1 % )
2178 
Total registers : 695
2179 
Total pins : 80 / 328 ( 24 % )
2180 
Total virtual pins : 0
2181 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
2182 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
2183 
Total PLLs : 0 / 4 ( 0 % )
2184 
 
2185 
====================================================================================
2186 
#                            SYNTHESIS DONE
2187 
#####################################################################################
2188 
 
2189 
#####################################################################################
2190 
#                            START SYNTHESIS (SPEED optimized)
2191 
#====================================================================================
2192 
# Cyclone III (EP3C55F484C), speedgrade: -7
2193 
#====================================================================================
2194 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2195 
#     12          10          1         1            1          0            0
2196 
#====================================================================================
2197 
+-------------------------------------------------+
2198 
; Slow 1200mV 85C Model Fmax Summary              ;
2199 
+-----------+-----------------+------------+------+
2200 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2201 
+-----------+-----------------+------------+------+
2202 
; 39.18 MHz ; 39.18 MHz       ; dco_clk    ;      ;
2203 
+-----------+-----------------+------------+------+
2204 
 
2205 
====================================================================================
2206 
Total logic elements : 2,469 / 55,856 ( 4 % )
2207 
    Total combinational functions : 2,414 / 55,856 ( 4 % )
2208 
    Dedicated logic registers : 695 / 55,856 ( 1 % )
2209 
Total registers : 695
2210 
Total pins : 80 / 328 ( 24 % )
2211 
Total virtual pins : 0
2212 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
2213 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
2214 
Total PLLs : 0 / 4 ( 0 % )
2215 
 
2216 
====================================================================================
2217 
#                            SYNTHESIS DONE
2218 
#####################################################################################
2219 
 
2220 
#####################################################################################
2221 
#                            START SYNTHESIS (SPEED optimized)
2222 
#====================================================================================
2223 
# Cyclone III (EP3C55F484C), speedgrade: -8
2224 
#====================================================================================
2225 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2226 
#     12          10          1         1            1          0            0
2227 
#====================================================================================
2228 
+-------------------------------------------------+
2229 
; Slow 1200mV 85C Model Fmax Summary              ;
2230 
+-----------+-----------------+------------+------+
2231 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2232 
+-----------+-----------------+------------+------+
2233 
; 33.94 MHz ; 33.94 MHz       ; dco_clk    ;      ;
2234 
+-----------+-----------------+------------+------+
2235 
 
2236 
====================================================================================
2237 
Total logic elements : 2,462 / 55,856 ( 4 % )
2238 
    Total combinational functions : 2,411 / 55,856 ( 4 % )
2239 
    Dedicated logic registers : 695 / 55,856 ( 1 % )
2240 
Total registers : 695
2241 
Total pins : 80 / 328 ( 24 % )
2242 
Total virtual pins : 0
2243 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
2244 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
2245 
Total PLLs : 0 / 4 ( 0 % )
2246 
 
2247 
====================================================================================
2248 
#                            SYNTHESIS DONE
2249 
#####################################################################################
2250 
 
2251 
#####################################################################################
2252 
#                            START SYNTHESIS (SPEED optimized)
2253 
#====================================================================================
2254 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
2255 
#====================================================================================
2256 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2257 
#     12          10          1         1            1          0            0
2258 
#====================================================================================
2259 
+-------------------------------------------------+
2260 
; Slow 1200mV 85C Model Fmax Summary              ;
2261 
+-----------+-----------------+------------+------+
2262 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2263 
+-----------+-----------------+------------+------+
2264 
; 47.38 MHz ; 47.38 MHz       ; dco_clk    ;      ;
2265 
+-----------+-----------------+------------+------+
2266 
 
2267 
====================================================================================
2268 
Total logic elements : 2,414 / 21,280 ( 11 % )
2269 
    Total combinational functions : 2,376 / 21,280 ( 11 % )
2270 
    Dedicated logic registers : 695 / 21,280 ( 3 % )
2271 
Total registers : 0
2272 
Total pins : 80 / 167 ( 48 % )
2273 
Total virtual pins : 0
2274 
Total memory bits : 81,920 / 774,144 ( 11 % )
2275 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
2276 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
2277 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
2278 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
2279 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
2280 
Total PLLs : 0 / 4 ( 0 % )
2281 
 
2282 
====================================================================================
2283 
#                            SYNTHESIS DONE
2284 
#####################################################################################
2285 
 
2286 
#####################################################################################
2287 
#                            START SYNTHESIS (SPEED optimized)
2288 
#====================================================================================
2289 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
2290 
#====================================================================================
2291 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2292 
#     12          10          1         1            1          0            0
2293 
#====================================================================================
2294 
+-------------------------------------------------+
2295 
; Slow 1200mV 85C Model Fmax Summary              ;
2296 
+-----------+-----------------+------------+------+
2297 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2298 
+-----------+-----------------+------------+------+
2299 
; 42.49 MHz ; 42.49 MHz       ; dco_clk    ;      ;
2300 
+-----------+-----------------+------------+------+
2301 
 
2302 
====================================================================================
2303 
Total logic elements : 2,439 / 21,280 ( 11 % )
2304 
    Total combinational functions : 2,406 / 21,280 ( 11 % )
2305 
    Dedicated logic registers : 695 / 21,280 ( 3 % )
2306 
Total registers : 0
2307 
Total pins : 80 / 167 ( 48 % )
2308 
Total virtual pins : 0
2309 
Total memory bits : 81,920 / 774,144 ( 11 % )
2310 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
2311 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
2312 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
2313 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
2314 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
2315 
Total PLLs : 0 / 4 ( 0 % )
2316 
 
2317 
====================================================================================
2318 
#                            SYNTHESIS DONE
2319 
#####################################################################################
2320 
 
2321 
#####################################################################################
2322 
#                            START SYNTHESIS (SPEED optimized)
2323 
#====================================================================================
2324 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
2325 
#====================================================================================
2326 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2327 
#     12          10          1         1            1          0            0
2328 
#====================================================================================
2329 
+-------------------------------------------------+
2330 
; Slow 1200mV 85C Model Fmax Summary              ;
2331 
+-----------+-----------------+------------+------+
2332 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2333 
+-----------+-----------------+------------+------+
2334 
; 37.27 MHz ; 37.27 MHz       ; dco_clk    ;      ;
2335 
+-----------+-----------------+------------+------+
2336 
 
2337 
====================================================================================
2338 
Total logic elements : 2,430 / 21,280 ( 11 % )
2339 
    Total combinational functions : 2,401 / 21,280 ( 11 % )
2340 
    Dedicated logic registers : 695 / 21,280 ( 3 % )
2341 
Total registers : 0
2342 
Total pins : 80 / 167 ( 48 % )
2343 
Total virtual pins : 0
2344 
Total memory bits : 81,920 / 774,144 ( 11 % )
2345 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
2346 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
2347 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
2348 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
2349 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
2350 
Total PLLs : 0 / 4 ( 0 % )
2351 
 
2352 
====================================================================================
2353 
#                            SYNTHESIS DONE
2354 
#####################################################################################
2355 
 
2356 
#####################################################################################
2357 
#                            START SYNTHESIS (SPEED optimized)
2358 
#====================================================================================
2359 
# Arria GX (EP1AGX50CF484C), speedgrade: -6
2360 
#====================================================================================
2361 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2362 
#     12          10          1         1            1          0            0
2363 
#====================================================================================
2364 
+-------------------------------------------------+
2365 
; Slow Model Fmax Summary                         ;
2366 
+-----------+-----------------+------------+------+
2367 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2368 
+-----------+-----------------+------------+------+
2369 
; 41.88 MHz ; 41.88 MHz       ; dco_clk    ;      ;
2370 
+-----------+-----------------+------------+------+
2371 
 
2372 
====================================================================================
2373 
Logic utilization : 7 %
2374 
    Combinational ALUTs : 1,892 / 40,128 ( 5 % )
2375 
    Dedicated logic registers : 711 / 40,128 ( 2 % )
2376 
Total registers : 711
2377 
Total pins : 80 / 254 ( 31 % )
2378 
Total virtual pins : 0
2379 
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
2380 
DSP block 9-bit elements : 0 / 208 ( 0 % )
2381 
Total GXB Receiver Channels : 0 / 4 ( 0 % )
2382 
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
2383 
Total PLLs : 0 / 4 ( 0 % )
2384 
Total DLLs : 0 / 2 ( 0 % )
2385 
 
2386 
====================================================================================
2387 
#                            SYNTHESIS DONE
2388 
#####################################################################################
2389 
 
2390 
#####################################################################################
2391 
#                            START SYNTHESIS (SPEED optimized)
2392 
#====================================================================================
2393 
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
2394 
#====================================================================================
2395 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2396 
#     12          10          1         1            1          0            0
2397 
#====================================================================================
2398 
+-------------------------------------------------+
2399 
; Slow 900mV 85C Model Fmax Summary               ;
2400 
+-----------+-----------------+------------+------+
2401 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2402 
+-----------+-----------------+------------+------+
2403 
; 75.75 MHz ; 75.75 MHz       ; dco_clk    ;      ;
2404 
+-----------+-----------------+------------+------+
2405 
 
2406 
====================================================================================
2407 
Logic utilization : 7 %
2408 
    Combinational ALUTs : 1,895 / 36,100 ( 5 % )
2409 
    Memory ALUTs : 0 / 18,050 ( 0 % )
2410 
    Dedicated logic registers : 708 / 36,100 ( 2 % )
2411 
Total registers : 708
2412 
Total pins : 80 / 404 ( 20 % )
2413 
Total virtual pins : 0
2414 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
2415 
DSP block 18-bit elements : 0 / 232 ( 0 % )
2416 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
2417 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
2418 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
2419 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
2420 
Total PLLs : 0 / 4 ( 0 % )
2421 
Total DLLs : 0 / 2 ( 0 % )
2422 
 
2423 
====================================================================================
2424 
#                            SYNTHESIS DONE
2425 
#####################################################################################
2426 
 
2427 
#####################################################################################
2428 
#                            START SYNTHESIS (SPEED optimized)
2429 
#====================================================================================
2430 
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
2431 
#====================================================================================
2432 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2433 
#     12          10          1         1            1          0            0
2434 
#====================================================================================
2435 
+-------------------------------------------------+
2436 
; Slow 900mV 85C Model Fmax Summary               ;
2437 
+-----------+-----------------+------------+------+
2438 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2439 
+-----------+-----------------+------------+------+
2440 
; 67.96 MHz ; 67.96 MHz       ; dco_clk    ;      ;
2441 
+-----------+-----------------+------------+------+
2442 
 
2443 
====================================================================================
2444 
Logic utilization : 7 %
2445 
    Combinational ALUTs : 1,916 / 36,100 ( 5 % )
2446 
    Memory ALUTs : 0 / 18,050 ( 0 % )
2447 
    Dedicated logic registers : 705 / 36,100 ( 2 % )
2448 
Total registers : 705
2449 
Total pins : 80 / 404 ( 20 % )
2450 
Total virtual pins : 0
2451 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
2452 
DSP block 18-bit elements : 0 / 232 ( 0 % )
2453 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
2454 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
2455 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
2456 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
2457 
Total PLLs : 0 / 4 ( 0 % )
2458 
Total DLLs : 0 / 2 ( 0 % )
2459 
 
2460 
====================================================================================
2461 
#                            SYNTHESIS DONE
2462 
#####################################################################################
2463 
 
2464 
#####################################################################################
2465 
#                            START SYNTHESIS (SPEED optimized)
2466 
#====================================================================================
2467 
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
2468 
#====================================================================================
2469 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2470 
#     12          10          1         1            1          0            0
2471 
#====================================================================================
2472 
+-------------------------------------------------+
2473 
; Slow 900mV 85C Model Fmax Summary               ;
2474 
+-----------+-----------------+------------+------+
2475 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2476 
+-----------+-----------------+------------+------+
2477 
; 55.76 MHz ; 55.76 MHz       ; dco_clk    ;      ;
2478 
+-----------+-----------------+------------+------+
2479 
 
2480 
====================================================================================
2481 
Logic utilization : 7 %
2482 
    Combinational ALUTs : 1,906 / 36,100 ( 5 % )
2483 
    Memory ALUTs : 0 / 18,050 ( 0 % )
2484 
    Dedicated logic registers : 706 / 36,100 ( 2 % )
2485 
Total registers : 706
2486 
Total pins : 80 / 404 ( 20 % )
2487 
Total virtual pins : 0
2488 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
2489 
DSP block 18-bit elements : 0 / 232 ( 0 % )
2490 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
2491 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
2492 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
2493 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
2494 
Total PLLs : 0 / 4 ( 0 % )
2495 
Total DLLs : 0 / 2 ( 0 % )
2496 
 
2497 
====================================================================================
2498 
#                            SYNTHESIS DONE
2499 
#####################################################################################
2500 
 
2501 
#####################################################################################
2502 
#                            START SYNTHESIS (SPEED optimized)
2503 
#====================================================================================
2504 
# Stratix (EP1S10F484C), speedgrade: -5
2505 
#====================================================================================
2506 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2507 
#     12          10          1         1            1          0            0
2508 
#====================================================================================
2509 
Type           : Clock Setup: 'dco_clk'
2510 
Slack          : -20.474 ns
2511 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2512 
Actual Time    : 40.58 MHz ( period = 24.640 ns )
2513 
 
2514 
====================================================================================
2515 
Total logic elements : 2,622 / 10,570 ( 25 % )
2516 
Total pins : 80 / 336 ( 24 % )
2517 
Total virtual pins : 0
2518 
Total memory bits : 81,920 / 920,448 ( 9 % )
2519 
DSP block 9-bit elements : 0 / 48 ( 0 % )
2520 
Total PLLs : 0 / 6 ( 0 % )
2521 
Total DLLs : 0 / 2 ( 0 % )
2522 
 
2523 
====================================================================================
2524 
#                            SYNTHESIS DONE
2525 
#####################################################################################
2526 
 
2527 
#####################################################################################
2528 
#                            START SYNTHESIS (SPEED optimized)
2529 
#====================================================================================
2530 
# Stratix (EP1S10F484C), speedgrade: -6
2531 
#====================================================================================
2532 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2533 
#     12          10          1         1            1          0            0
2534 
#====================================================================================
2535 
Type           : Clock Setup: 'dco_clk'
2536 
Slack          : -22.555 ns
2537 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2538 
Actual Time    : 37.42 MHz ( period = 26.721 ns )
2539 
 
2540 
====================================================================================
2541 
Total logic elements : 2,623 / 10,570 ( 25 % )
2542 
Total pins : 80 / 336 ( 24 % )
2543 
Total virtual pins : 0
2544 
Total memory bits : 81,920 / 920,448 ( 9 % )
2545 
DSP block 9-bit elements : 0 / 48 ( 0 % )
2546 
Total PLLs : 0 / 6 ( 0 % )
2547 
Total DLLs : 0 / 2 ( 0 % )
2548 
 
2549 
====================================================================================
2550 
#                            SYNTHESIS DONE
2551 
#####################################################################################
2552 
 
2553 
#####################################################################################
2554 
#                            START SYNTHESIS (SPEED optimized)
2555 
#====================================================================================
2556 
# Stratix (EP1S10F484C), speedgrade: -7
2557 
#====================================================================================
2558 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2559 
#     12          10          1         1            1          0            0
2560 
#====================================================================================
2561 
Type           : Clock Setup: 'dco_clk'
2562 
Slack          : -26.083 ns
2563 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2564 
Actual Time    : 33.06 MHz ( period = 30.249 ns )
2565 
 
2566 
====================================================================================
2567 
Total logic elements : 2,623 / 10,570 ( 25 % )
2568 
Total pins : 80 / 336 ( 24 % )
2569 
Total virtual pins : 0
2570 
Total memory bits : 81,920 / 920,448 ( 9 % )
2571 
DSP block 9-bit elements : 0 / 48 ( 0 % )
2572 
Total PLLs : 0 / 6 ( 0 % )
2573 
Total DLLs : 0 / 2 ( 0 % )
2574 
 
2575 
====================================================================================
2576 
#                            SYNTHESIS DONE
2577 
#####################################################################################
2578 
 
2579 
#####################################################################################
2580 
#                            START SYNTHESIS (SPEED optimized)
2581 
#====================================================================================
2582 
# Stratix II (EP2S15F484C), speedgrade: -3
2583 
#====================================================================================
2584 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2585 
#     12          10          1         1            1          0            0
2586 
#====================================================================================
2587 
Type           : Clock Setup: 'dco_clk'
2588 
Slack          : -10.736 ns
2589 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2590 
Actual Time    : 67.11 MHz ( period = 14.902 ns )
2591 
 
2592 
====================================================================================
2593 
Logic utilization : 22 %
2594 
    Combinational ALUTs : 1,988 / 12,480 ( 16 % )
2595 
    Dedicated logic registers : 699 / 12,480 ( 6 % )
2596 
Total registers : 699
2597 
Total pins : 80 / 343 ( 23 % )
2598 
Total virtual pins : 0
2599 
Total block memory bits : 81,920 / 419,328 ( 20 % )
2600 
DSP block 9-bit elements : 0 / 96 ( 0 % )
2601 
Total PLLs : 0 / 6 ( 0 % )
2602 
Total DLLs : 0 / 2 ( 0 % )
2603 
 
2604 
====================================================================================
2605 
#                            SYNTHESIS DONE
2606 
#####################################################################################
2607 
 
2608 
#####################################################################################
2609 
#                            START SYNTHESIS (SPEED optimized)
2610 
#====================================================================================
2611 
# Stratix II (EP2S15F484C), speedgrade: -4
2612 
#====================================================================================
2613 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2614 
#     12          10          1         1            1          0            0
2615 
#====================================================================================
2616 
Type           : Clock Setup: 'dco_clk'
2617 
Slack          : -13.427 ns
2618 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2619 
Actual Time    : 56.84 MHz ( period = 17.593 ns )
2620 
 
2621 
====================================================================================
2622 
Logic utilization : 22 %
2623 
    Combinational ALUTs : 1,981 / 12,480 ( 16 % )
2624 
    Dedicated logic registers : 703 / 12,480 ( 6 % )
2625 
Total registers : 703
2626 
Total pins : 80 / 343 ( 23 % )
2627 
Total virtual pins : 0
2628 
Total block memory bits : 81,920 / 419,328 ( 20 % )
2629 
DSP block 9-bit elements : 0 / 96 ( 0 % )
2630 
Total PLLs : 0 / 6 ( 0 % )
2631 
Total DLLs : 0 / 2 ( 0 % )
2632 
 
2633 
====================================================================================
2634 
#                            SYNTHESIS DONE
2635 
#####################################################################################
2636 
 
2637 
#####################################################################################
2638 
#                            START SYNTHESIS (SPEED optimized)
2639 
#====================================================================================
2640 
# Stratix II (EP2S15F484C), speedgrade: -5
2641 
#====================================================================================
2642 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2643 
#     12          10          1         1            1          0            0
2644 
#====================================================================================
2645 
Type           : Clock Setup: 'dco_clk'
2646 
Slack          : -15.877 ns
2647 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2648 
Actual Time    : 49.89 MHz ( period = 20.043 ns )
2649 
 
2650 
====================================================================================
2651 
Logic utilization : 22 %
2652 
    Combinational ALUTs : 1,983 / 12,480 ( 16 % )
2653 
    Dedicated logic registers : 704 / 12,480 ( 6 % )
2654 
Total registers : 704
2655 
Total pins : 80 / 343 ( 23 % )
2656 
Total virtual pins : 0
2657 
Total block memory bits : 81,920 / 419,328 ( 20 % )
2658 
DSP block 9-bit elements : 0 / 96 ( 0 % )
2659 
Total PLLs : 0 / 6 ( 0 % )
2660 
Total DLLs : 0 / 2 ( 0 % )
2661 
 
2662 
====================================================================================
2663 
#                            SYNTHESIS DONE
2664 
#####################################################################################
2665 
 
2666 
#####################################################################################
2667 
#                            START SYNTHESIS (SPEED optimized)
2668 
#====================================================================================
2669 
# Stratix III (EP3SE50F484C), speedgrade: -2
2670 
#====================================================================================
2671 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2672 
#     12          10          1         1            1          0            0
2673 
#====================================================================================
2674 
+-------------------------------------------------+
2675 
; Slow 1100mV 85C Model Fmax Summary              ;
2676 
+-----------+-----------------+------------+------+
2677 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2678 
+-----------+-----------------+------------+------+
2679 
; 86.24 MHz ; 86.24 MHz       ; dco_clk    ;      ;
2680 
+-----------+-----------------+------------+------+
2681 
 
2682 
====================================================================================
2683 
Logic utilization : 7 %
2684 
    Combinational ALUTs : 1,898 / 38,000 ( 5 % )
2685 
    Memory ALUTs : 0 / 19,000 ( 0 % )
2686 
    Dedicated logic registers : 709 / 38,000 ( 2 % )
2687 
Total registers : 709
2688 
Total pins : 80 / 296 ( 27 % )
2689 
Total virtual pins : 0
2690 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
2691 
DSP block 18-bit elements : 0 / 384 ( 0 % )
2692 
Total PLLs : 0 / 4 ( 0 % )
2693 
Total DLLs : 0 / 4 ( 0 % )
2694 
 
2695 
====================================================================================
2696 
#                            SYNTHESIS DONE
2697 
#####################################################################################
2698 
 
2699 
#####################################################################################
2700 
#                            START SYNTHESIS (SPEED optimized)
2701 
#====================================================================================
2702 
# Stratix III (EP3SE50F484C), speedgrade: -3
2703 
#====================================================================================
2704 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2705 
#     12          10          1         1            1          0            0
2706 
#====================================================================================
2707 
+-------------------------------------------------+
2708 
; Slow 1100mV 85C Model Fmax Summary              ;
2709 
+-----------+-----------------+------------+------+
2710 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2711 
+-----------+-----------------+------------+------+
2712 
; 76.64 MHz ; 76.64 MHz       ; dco_clk    ;      ;
2713 
+-----------+-----------------+------------+------+
2714 
 
2715 
====================================================================================
2716 
Logic utilization : 7 %
2717 
    Combinational ALUTs : 1,902 / 38,000 ( 5 % )
2718 
    Memory ALUTs : 0 / 19,000 ( 0 % )
2719 
    Dedicated logic registers : 705 / 38,000 ( 2 % )
2720 
Total registers : 705
2721 
Total pins : 80 / 296 ( 27 % )
2722 
Total virtual pins : 0
2723 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
2724 
DSP block 18-bit elements : 0 / 384 ( 0 % )
2725 
Total PLLs : 0 / 4 ( 0 % )
2726 
Total DLLs : 0 / 4 ( 0 % )
2727 
 
2728 
====================================================================================
2729 
#                            SYNTHESIS DONE
2730 
#####################################################################################
2731 
 
2732 
#####################################################################################
2733 
#                            START SYNTHESIS (SPEED optimized)
2734 
#====================================================================================
2735 
# Stratix III (EP3SE50F484C), speedgrade: -4
2736 
#====================================================================================
2737 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2738 
#     12          10          1         1            1          0            0
2739 
#====================================================================================
2740 
+-------------------------------------------------+
2741 
; Slow 1100mV 85C Model Fmax Summary              ;
2742 
+-----------+-----------------+------------+------+
2743 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2744 
+-----------+-----------------+------------+------+
2745 
; 68.49 MHz ; 68.49 MHz       ; dco_clk    ;      ;
2746 
+-----------+-----------------+------------+------+
2747 
 
2748 
====================================================================================
2749 
Logic utilization : 7 %
2750 
    Combinational ALUTs : 1,903 / 38,000 ( 5 % )
2751 
    Memory ALUTs : 0 / 19,000 ( 0 % )
2752 
    Dedicated logic registers : 712 / 38,000 ( 2 % )
2753 
Total registers : 712
2754 
Total pins : 80 / 296 ( 27 % )
2755 
Total virtual pins : 0
2756 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
2757 
DSP block 18-bit elements : 0 / 384 ( 0 % )
2758 
Total PLLs : 0 / 4 ( 0 % )
2759 
Total DLLs : 0 / 4 ( 0 % )
2760 
 
2761 
====================================================================================
2762 
#                            SYNTHESIS DONE
2763 
#####################################################################################
2764 
 
2765 
#####################################################################################
2766 
#                            START SYNTHESIS (SPEED optimized)
2767 
#====================================================================================
2768 
# Cyclone II (EP2C20F484C), speedgrade: -6
2769 
#====================================================================================
2770 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2771 
#     12          10          1         1            1          1            0
2772 
#====================================================================================
2773 
Type           : Clock Setup: 'dco_clk'
2774 
Slack          : -19.589 ns
2775 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2776 
Actual Time    : 42.10 MHz ( period = 23.755 ns )
2777 
 
2778 
====================================================================================
2779 
Total logic elements : 2,560 / 18,752 ( 14 % )
2780 
    Total combinational functions : 2,467 / 18,752 ( 13 % )
2781 
    Dedicated logic registers : 737 / 18,752 ( 4 % )
2782 
Total registers : 737
2783 
Total pins : 80 / 315 ( 25 % )
2784 
Total virtual pins : 0
2785 
Total memory bits : 81,920 / 239,616 ( 34 % )
2786 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
2787 
Total PLLs : 0 / 4 ( 0 % )
2788 
 
2789 
====================================================================================
2790 
#                            SYNTHESIS DONE
2791 
#####################################################################################
2792 
 
2793 
#####################################################################################
2794 
#                            START SYNTHESIS (SPEED optimized)
2795 
#====================================================================================
2796 
# Cyclone II (EP2C20F484C), speedgrade: -7
2797 
#====================================================================================
2798 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2799 
#     12          10          1         1            1          1            0
2800 
#====================================================================================
2801 
Type           : Clock Setup: 'dco_clk'
2802 
Slack          : -23.968 ns
2803 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2804 
Actual Time    : 35.54 MHz ( period = 28.134 ns )
2805 
 
2806 
====================================================================================
2807 
Total logic elements : 2,566 / 18,752 ( 14 % )
2808 
    Total combinational functions : 2,467 / 18,752 ( 13 % )
2809 
    Dedicated logic registers : 737 / 18,752 ( 4 % )
2810 
Total registers : 737
2811 
Total pins : 80 / 315 ( 25 % )
2812 
Total virtual pins : 0
2813 
Total memory bits : 81,920 / 239,616 ( 34 % )
2814 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
2815 
Total PLLs : 0 / 4 ( 0 % )
2816 
 
2817 
====================================================================================
2818 
#                            SYNTHESIS DONE
2819 
#####################################################################################
2820 
 
2821 
#####################################################################################
2822 
#                            START SYNTHESIS (SPEED optimized)
2823 
#====================================================================================
2824 
# Cyclone II (EP2C20F484C), speedgrade: -8
2825 
#====================================================================================
2826 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2827 
#     12          10          1         1            1          1            0
2828 
#====================================================================================
2829 
Type           : Clock Setup: 'dco_clk'
2830 
Slack          : -29.584 ns
2831 
Required Time  : 240.04 MHz ( period = 4.166 ns )
2832 
Actual Time    : 29.63 MHz ( period = 33.750 ns )
2833 
 
2834 
====================================================================================
2835 
Total logic elements : 2,573 / 18,752 ( 14 % )
2836 
    Total combinational functions : 2,467 / 18,752 ( 13 % )
2837 
    Dedicated logic registers : 737 / 18,752 ( 4 % )
2838 
Total registers : 737
2839 
Total pins : 80 / 315 ( 25 % )
2840 
Total virtual pins : 0
2841 
Total memory bits : 81,920 / 239,616 ( 34 % )
2842 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
2843 
Total PLLs : 0 / 4 ( 0 % )
2844 
 
2845 
====================================================================================
2846 
#                            SYNTHESIS DONE
2847 
#####################################################################################
2848 
 
2849 
#####################################################################################
2850 
#                            START SYNTHESIS (SPEED optimized)
2851 
#====================================================================================
2852 
# Cyclone III (EP3C55F484C), speedgrade: -6
2853 
#====================================================================================
2854 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2855 
#     12          10          1         1            1          1            0
2856 
#====================================================================================
2857 
+-------------------------------------------------+
2858 
; Slow 1200mV 85C Model Fmax Summary              ;
2859 
+-----------+-----------------+------------+------+
2860 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2861 
+-----------+-----------------+------------+------+
2862 
; 48.43 MHz ; 48.43 MHz       ; dco_clk    ;      ;
2863 
+-----------+-----------------+------------+------+
2864 
 
2865 
====================================================================================
2866 
Total logic elements : 2,544 / 55,856 ( 5 % )
2867 
    Total combinational functions : 2,490 / 55,856 ( 4 % )
2868 
    Dedicated logic registers : 737 / 55,856 ( 1 % )
2869 
Total registers : 737
2870 
Total pins : 80 / 328 ( 24 % )
2871 
Total virtual pins : 0
2872 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
2873 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
2874 
Total PLLs : 0 / 4 ( 0 % )
2875 
 
2876 
====================================================================================
2877 
#                            SYNTHESIS DONE
2878 
#####################################################################################
2879 
 
2880 
#####################################################################################
2881 
#                            START SYNTHESIS (SPEED optimized)
2882 
#====================================================================================
2883 
# Cyclone III (EP3C55F484C), speedgrade: -7
2884 
#====================================================================================
2885 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2886 
#     12          10          1         1            1          1            0
2887 
#====================================================================================
2888 
+-------------------------------------------------+
2889 
; Slow 1200mV 85C Model Fmax Summary              ;
2890 
+-----------+-----------------+------------+------+
2891 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2892 
+-----------+-----------------+------------+------+
2893 
; 40.59 MHz ; 40.59 MHz       ; dco_clk    ;      ;
2894 
+-----------+-----------------+------------+------+
2895 
 
2896 
====================================================================================
2897 
Total logic elements : 2,574 / 55,856 ( 5 % )
2898 
    Total combinational functions : 2,536 / 55,856 ( 5 % )
2899 
    Dedicated logic registers : 737 / 55,856 ( 1 % )
2900 
Total registers : 737
2901 
Total pins : 80 / 328 ( 24 % )
2902 
Total virtual pins : 0
2903 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
2904 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
2905 
Total PLLs : 0 / 4 ( 0 % )
2906 
 
2907 
====================================================================================
2908 
#                            SYNTHESIS DONE
2909 
#####################################################################################
2910 
 
2911 
#####################################################################################
2912 
#                            START SYNTHESIS (SPEED optimized)
2913 
#====================================================================================
2914 
# Cyclone III (EP3C55F484C), speedgrade: -8
2915 
#====================================================================================
2916 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2917 
#     12          10          1         1            1          1            0
2918 
#====================================================================================
2919 
+-------------------------------------------------+
2920 
; Slow 1200mV 85C Model Fmax Summary              ;
2921 
+-----------+-----------------+------------+------+
2922 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2923 
+-----------+-----------------+------------+------+
2924 
; 33.57 MHz ; 33.57 MHz       ; dco_clk    ;      ;
2925 
+-----------+-----------------+------------+------+
2926 
 
2927 
====================================================================================
2928 
Total logic elements : 2,563 / 55,856 ( 5 % )
2929 
    Total combinational functions : 2,533 / 55,856 ( 5 % )
2930 
    Dedicated logic registers : 737 / 55,856 ( 1 % )
2931 
Total registers : 737
2932 
Total pins : 80 / 328 ( 24 % )
2933 
Total virtual pins : 0
2934 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
2935 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
2936 
Total PLLs : 0 / 4 ( 0 % )
2937 
 
2938 
====================================================================================
2939 
#                            SYNTHESIS DONE
2940 
#####################################################################################
2941 
 
2942 
#####################################################################################
2943 
#                            START SYNTHESIS (SPEED optimized)
2944 
#====================================================================================
2945 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
2946 
#====================================================================================
2947 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2948 
#     12          10          1         1            1          1            0
2949 
#====================================================================================
2950 
+-------------------------------------------------+
2951 
; Slow 1200mV 85C Model Fmax Summary              ;
2952 
+-----------+-----------------+------------+------+
2953 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
2954 
+-----------+-----------------+------------+------+
2955 
; 47.07 MHz ; 47.07 MHz       ; dco_clk    ;      ;
2956 
+-----------+-----------------+------------+------+
2957 
 
2958 
====================================================================================
2959 
Total logic elements : 2,538 / 21,280 ( 12 % )
2960 
    Total combinational functions : 2,491 / 21,280 ( 12 % )
2961 
    Dedicated logic registers : 737 / 21,280 ( 3 % )
2962 
Total registers : 0
2963 
Total pins : 80 / 167 ( 48 % )
2964 
Total virtual pins : 0
2965 
Total memory bits : 81,920 / 774,144 ( 11 % )
2966 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
2967 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
2968 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
2969 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
2970 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
2971 
Total PLLs : 0 / 4 ( 0 % )
2972 
 
2973 
====================================================================================
2974 
#                            SYNTHESIS DONE
2975 
#####################################################################################
2976 
 
2977 
#####################################################################################
2978 
#                            START SYNTHESIS (SPEED optimized)
2979 
#====================================================================================
2980 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
2981 
#====================================================================================
2982 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
2983 
#     12          10          1         1            1          1            0
2984 
#====================================================================================
2985 
+------------------------------------------------+
2986 
; Slow 1200mV 85C Model Fmax Summary             ;
2987 
+----------+-----------------+------------+------+
2988 
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
2989 
+----------+-----------------+------------+------+
2990 
; 41.6 MHz ; 41.6 MHz        ; dco_clk    ;      ;
2991 
+----------+-----------------+------------+------+
2992 
 
2993 
====================================================================================
2994 
Total logic elements : 2,566 / 21,280 ( 12 % )
2995 
    Total combinational functions : 2,529 / 21,280 ( 12 % )
2996 
    Dedicated logic registers : 737 / 21,280 ( 3 % )
2997 
Total registers : 0
2998 
Total pins : 80 / 167 ( 48 % )
2999 
Total virtual pins : 0
3000 
Total memory bits : 81,920 / 774,144 ( 11 % )
3001 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
3002 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
3003 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
3004 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
3005 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
3006 
Total PLLs : 0 / 4 ( 0 % )
3007 
 
3008 
====================================================================================
3009 
#                            SYNTHESIS DONE
3010 
#####################################################################################
3011 
 
3012 
#####################################################################################
3013 
#                            START SYNTHESIS (SPEED optimized)
3014 
#====================================================================================
3015 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
3016 
#====================================================================================
3017 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3018 
#     12          10          1         1            1          1            0
3019 
#====================================================================================
3020 
+-------------------------------------------------+
3021 
; Slow 1200mV 85C Model Fmax Summary              ;
3022 
+-----------+-----------------+------------+------+
3023 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3024 
+-----------+-----------------+------------+------+
3025 
; 34.69 MHz ; 34.69 MHz       ; dco_clk    ;      ;
3026 
+-----------+-----------------+------------+------+
3027 
 
3028 
====================================================================================
3029 
Total logic elements : 2,590 / 21,280 ( 12 % )
3030 
    Total combinational functions : 2,524 / 21,280 ( 12 % )
3031 
    Dedicated logic registers : 737 / 21,280 ( 3 % )
3032 
Total registers : 0
3033 
Total pins : 80 / 167 ( 48 % )
3034 
Total virtual pins : 0
3035 
Total memory bits : 81,920 / 774,144 ( 11 % )
3036 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
3037 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
3038 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
3039 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
3040 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
3041 
Total PLLs : 0 / 4 ( 0 % )
3042 
 
3043 
====================================================================================
3044 
#                            SYNTHESIS DONE
3045 
#####################################################################################
3046 
 
3047 
#####################################################################################
3048 
#                            START SYNTHESIS (SPEED optimized)
3049 
#====================================================================================
3050 
# Arria GX (EP1AGX50CF484C), speedgrade: -6
3051 
#====================================================================================
3052 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3053 
#     12          10          1         1            1          1            0
3054 
#====================================================================================
3055 
+-------------------------------------------------+
3056 
; Slow Model Fmax Summary                         ;
3057 
+-----------+-----------------+------------+------+
3058 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3059 
+-----------+-----------------+------------+------+
3060 
; 42.51 MHz ; 42.51 MHz       ; dco_clk    ;      ;
3061 
+-----------+-----------------+------------+------+
3062 
 
3063 
====================================================================================
3064 
Logic utilization : 7 %
3065 
    Combinational ALUTs : 1,956 / 40,128 ( 5 % )
3066 
    Dedicated logic registers : 755 / 40,128 ( 2 % )
3067 
Total registers : 755
3068 
Total pins : 80 / 254 ( 31 % )
3069 
Total virtual pins : 0
3070 
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
3071 
DSP block 9-bit elements : 0 / 208 ( 0 % )
3072 
Total GXB Receiver Channels : 0 / 4 ( 0 % )
3073 
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
3074 
Total PLLs : 0 / 4 ( 0 % )
3075 
Total DLLs : 0 / 2 ( 0 % )
3076 
 
3077 
====================================================================================
3078 
#                            SYNTHESIS DONE
3079 
#####################################################################################
3080 
 
3081 
#####################################################################################
3082 
#                            START SYNTHESIS (SPEED optimized)
3083 
#====================================================================================
3084 
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
3085 
#====================================================================================
3086 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3087 
#     12          10          1         1            1          1            0
3088 
#====================================================================================
3089 
+------------------------------------------------+
3090 
; Slow 900mV 85C Model Fmax Summary              ;
3091 
+----------+-----------------+------------+------+
3092 
; Fmax     ; Restricted Fmax ; Clock Name ; Note ;
3093 
+----------+-----------------+------------+------+
3094 
; 76.3 MHz ; 76.3 MHz        ; dco_clk    ;      ;
3095 
+----------+-----------------+------------+------+
3096 
 
3097 
====================================================================================
3098 
Logic utilization : 8 %
3099 
    Combinational ALUTs : 1,985 / 36,100 ( 5 % )
3100 
    Memory ALUTs : 0 / 18,050 ( 0 % )
3101 
    Dedicated logic registers : 754 / 36,100 ( 2 % )
3102 
Total registers : 754
3103 
Total pins : 80 / 404 ( 20 % )
3104 
Total virtual pins : 0
3105 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
3106 
DSP block 18-bit elements : 0 / 232 ( 0 % )
3107 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
3108 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
3109 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
3110 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
3111 
Total PLLs : 0 / 4 ( 0 % )
3112 
Total DLLs : 0 / 2 ( 0 % )
3113 
 
3114 
====================================================================================
3115 
#                            SYNTHESIS DONE
3116 
#####################################################################################
3117 
 
3118 
#####################################################################################
3119 
#                            START SYNTHESIS (SPEED optimized)
3120 
#====================================================================================
3121 
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
3122 
#====================================================================================
3123 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3124 
#     12          10          1         1            1          1            0
3125 
#====================================================================================
3126 
+-------------------------------------------------+
3127 
; Slow 900mV 85C Model Fmax Summary               ;
3128 
+-----------+-----------------+------------+------+
3129 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3130 
+-----------+-----------------+------------+------+
3131 
; 66.81 MHz ; 66.81 MHz       ; dco_clk    ;      ;
3132 
+-----------+-----------------+------------+------+
3133 
 
3134 
====================================================================================
3135 
Logic utilization : 8 %
3136 
    Combinational ALUTs : 1,986 / 36,100 ( 6 % )
3137 
    Memory ALUTs : 0 / 18,050 ( 0 % )
3138 
    Dedicated logic registers : 759 / 36,100 ( 2 % )
3139 
Total registers : 759
3140 
Total pins : 80 / 404 ( 20 % )
3141 
Total virtual pins : 0
3142 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
3143 
DSP block 18-bit elements : 0 / 232 ( 0 % )
3144 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
3145 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
3146 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
3147 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
3148 
Total PLLs : 0 / 4 ( 0 % )
3149 
Total DLLs : 0 / 2 ( 0 % )
3150 
 
3151 
====================================================================================
3152 
#                            SYNTHESIS DONE
3153 
#####################################################################################
3154 
 
3155 
#####################################################################################
3156 
#                            START SYNTHESIS (SPEED optimized)
3157 
#====================================================================================
3158 
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
3159 
#====================================================================================
3160 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3161 
#     12          10          1         1            1          1            0
3162 
#====================================================================================
3163 
+-------------------------------------------------+
3164 
; Slow 900mV 85C Model Fmax Summary               ;
3165 
+-----------+-----------------+------------+------+
3166 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3167 
+-----------+-----------------+------------+------+
3168 
; 59.04 MHz ; 59.04 MHz       ; dco_clk    ;      ;
3169 
+-----------+-----------------+------------+------+
3170 
 
3171 
====================================================================================
3172 
Logic utilization : 8 %
3173 
    Combinational ALUTs : 1,980 / 36,100 ( 5 % )
3174 
    Memory ALUTs : 0 / 18,050 ( 0 % )
3175 
    Dedicated logic registers : 761 / 36,100 ( 2 % )
3176 
Total registers : 761
3177 
Total pins : 80 / 404 ( 20 % )
3178 
Total virtual pins : 0
3179 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
3180 
DSP block 18-bit elements : 0 / 232 ( 0 % )
3181 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
3182 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
3183 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
3184 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
3185 
Total PLLs : 0 / 4 ( 0 % )
3186 
Total DLLs : 0 / 2 ( 0 % )
3187 
 
3188 
====================================================================================
3189 
#                            SYNTHESIS DONE
3190 
#####################################################################################
3191 
 
3192 
#####################################################################################
3193 
#                            START SYNTHESIS (SPEED optimized)
3194 
#====================================================================================
3195 
# Stratix (EP1S10F484C), speedgrade: -5
3196 
#====================================================================================
3197 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3198 
#     12          10          1         1            1          1            0
3199 
#====================================================================================
3200 
Type           : Clock Setup: 'dco_clk'
3201 
Slack          : -19.816 ns
3202 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3203 
Actual Time    : 41.70 MHz ( period = 23.982 ns )
3204 
 
3205 
====================================================================================
3206 
Total logic elements : 2,742 / 10,570 ( 26 % )
3207 
Total pins : 80 / 336 ( 24 % )
3208 
Total virtual pins : 0
3209 
Total memory bits : 81,920 / 920,448 ( 9 % )
3210 
DSP block 9-bit elements : 0 / 48 ( 0 % )
3211 
Total PLLs : 0 / 6 ( 0 % )
3212 
Total DLLs : 0 / 2 ( 0 % )
3213 
 
3214 
====================================================================================
3215 
#                            SYNTHESIS DONE
3216 
#####################################################################################
3217 
 
3218 
#####################################################################################
3219 
#                            START SYNTHESIS (SPEED optimized)
3220 
#====================================================================================
3221 
# Stratix (EP1S10F484C), speedgrade: -6
3222 
#====================================================================================
3223 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3224 
#     12          10          1         1            1          1            0
3225 
#====================================================================================
3226 
Type           : Clock Setup: 'dco_clk'
3227 
Slack          : -22.881 ns
3228 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3229 
Actual Time    : 36.97 MHz ( period = 27.047 ns )
3230 
 
3231 
====================================================================================
3232 
Total logic elements : 2,743 / 10,570 ( 26 % )
3233 
Total pins : 80 / 336 ( 24 % )
3234 
Total virtual pins : 0
3235 
Total memory bits : 81,920 / 920,448 ( 9 % )
3236 
DSP block 9-bit elements : 0 / 48 ( 0 % )
3237 
Total PLLs : 0 / 6 ( 0 % )
3238 
Total DLLs : 0 / 2 ( 0 % )
3239 
 
3240 
====================================================================================
3241 
#                            SYNTHESIS DONE
3242 
#####################################################################################
3243 
 
3244 
#####################################################################################
3245 
#                            START SYNTHESIS (SPEED optimized)
3246 
#====================================================================================
3247 
# Stratix (EP1S10F484C), speedgrade: -7
3248 
#====================================================================================
3249 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3250 
#     12          10          1         1            1          1            0
3251 
#====================================================================================
3252 
Type           : Clock Setup: 'dco_clk'
3253 
Slack          : -27.543 ns
3254 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3255 
Actual Time    : 31.54 MHz ( period = 31.709 ns )
3256 
 
3257 
====================================================================================
3258 
Total logic elements : 2,743 / 10,570 ( 26 % )
3259 
Total pins : 80 / 336 ( 24 % )
3260 
Total virtual pins : 0
3261 
Total memory bits : 81,920 / 920,448 ( 9 % )
3262 
DSP block 9-bit elements : 0 / 48 ( 0 % )
3263 
Total PLLs : 0 / 6 ( 0 % )
3264 
Total DLLs : 0 / 2 ( 0 % )
3265 
 
3266 
====================================================================================
3267 
#                            SYNTHESIS DONE
3268 
#####################################################################################
3269 
 
3270 
#####################################################################################
3271 
#                            START SYNTHESIS (SPEED optimized)
3272 
#====================================================================================
3273 
# Stratix II (EP2S15F484C), speedgrade: -3
3274 
#====================================================================================
3275 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3276 
#     12          10          1         1            1          1            0
3277 
#====================================================================================
3278 
Type           : Clock Setup: 'dco_clk'
3279 
Slack          : -10.966 ns
3280 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3281 
Actual Time    : 66.09 MHz ( period = 15.132 ns )
3282 
 
3283 
====================================================================================
3284 
Logic utilization : 23 %
3285 
    Combinational ALUTs : 2,050 / 12,480 ( 16 % )
3286 
    Dedicated logic registers : 742 / 12,480 ( 6 % )
3287 
Total registers : 742
3288 
Total pins : 80 / 343 ( 23 % )
3289 
Total virtual pins : 0
3290 
Total block memory bits : 81,920 / 419,328 ( 20 % )
3291 
DSP block 9-bit elements : 0 / 96 ( 0 % )
3292 
Total PLLs : 0 / 6 ( 0 % )
3293 
Total DLLs : 0 / 2 ( 0 % )
3294 
 
3295 
====================================================================================
3296 
#                            SYNTHESIS DONE
3297 
#####################################################################################
3298 
 
3299 
#####################################################################################
3300 
#                            START SYNTHESIS (SPEED optimized)
3301 
#====================================================================================
3302 
# Stratix II (EP2S15F484C), speedgrade: -4
3303 
#====================================================================================
3304 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3305 
#     12          10          1         1            1          1            0
3306 
#====================================================================================
3307 
Type           : Clock Setup: 'dco_clk'
3308 
Slack          : -12.621 ns
3309 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3310 
Actual Time    : 59.57 MHz ( period = 16.787 ns )
3311 
 
3312 
====================================================================================
3313 
Logic utilization : 23 %
3314 
    Combinational ALUTs : 2,070 / 12,480 ( 17 % )
3315 
    Dedicated logic registers : 746 / 12,480 ( 6 % )
3316 
Total registers : 746
3317 
Total pins : 80 / 343 ( 23 % )
3318 
Total virtual pins : 0
3319 
Total block memory bits : 81,920 / 419,328 ( 20 % )
3320 
DSP block 9-bit elements : 0 / 96 ( 0 % )
3321 
Total PLLs : 0 / 6 ( 0 % )
3322 
Total DLLs : 0 / 2 ( 0 % )
3323 
 
3324 
====================================================================================
3325 
#                            SYNTHESIS DONE
3326 
#####################################################################################
3327 
 
3328 
#####################################################################################
3329 
#                            START SYNTHESIS (SPEED optimized)
3330 
#====================================================================================
3331 
# Stratix II (EP2S15F484C), speedgrade: -5
3332 
#====================================================================================
3333 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3334 
#     12          10          1         1            1          1            0
3335 
#====================================================================================
3336 
Type           : Clock Setup: 'dco_clk'
3337 
Slack          : -15.826 ns
3338 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3339 
Actual Time    : 50.02 MHz ( period = 19.992 ns )
3340 
 
3341 
====================================================================================
3342 
Logic utilization : 23 %
3343 
    Combinational ALUTs : 2,067 / 12,480 ( 17 % )
3344 
    Dedicated logic registers : 745 / 12,480 ( 6 % )
3345 
Total registers : 745
3346 
Total pins : 80 / 343 ( 23 % )
3347 
Total virtual pins : 0
3348 
Total block memory bits : 81,920 / 419,328 ( 20 % )
3349 
DSP block 9-bit elements : 0 / 96 ( 0 % )
3350 
Total PLLs : 0 / 6 ( 0 % )
3351 
Total DLLs : 0 / 2 ( 0 % )
3352 
 
3353 
====================================================================================
3354 
#                            SYNTHESIS DONE
3355 
#####################################################################################
3356 
 
3357 
#####################################################################################
3358 
#                            START SYNTHESIS (SPEED optimized)
3359 
#====================================================================================
3360 
# Stratix III (EP3SE50F484C), speedgrade: -2
3361 
#====================================================================================
3362 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3363 
#     12          10          1         1            1          1            0
3364 
#====================================================================================
3365 
+-------------------------------------------------+
3366 
; Slow 1100mV 85C Model Fmax Summary              ;
3367 
+-----------+-----------------+------------+------+
3368 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3369 
+-----------+-----------------+------------+------+
3370 
; 86.72 MHz ; 86.72 MHz       ; dco_clk    ;      ;
3371 
+-----------+-----------------+------------+------+
3372 
 
3373 
====================================================================================
3374 
Logic utilization : 7 %
3375 
    Combinational ALUTs : 1,994 / 38,000 ( 5 % )
3376 
    Memory ALUTs : 0 / 19,000 ( 0 % )
3377 
    Dedicated logic registers : 762 / 38,000 ( 2 % )
3378 
Total registers : 762
3379 
Total pins : 80 / 296 ( 27 % )
3380 
Total virtual pins : 0
3381 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
3382 
DSP block 18-bit elements : 0 / 384 ( 0 % )
3383 
Total PLLs : 0 / 4 ( 0 % )
3384 
Total DLLs : 0 / 4 ( 0 % )
3385 
 
3386 
====================================================================================
3387 
#                            SYNTHESIS DONE
3388 
#####################################################################################
3389 
 
3390 
#####################################################################################
3391 
#                            START SYNTHESIS (SPEED optimized)
3392 
#====================================================================================
3393 
# Stratix III (EP3SE50F484C), speedgrade: -3
3394 
#====================================================================================
3395 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3396 
#     12          10          1         1            1          1            0
3397 
#====================================================================================
3398 
+-------------------------------------------------+
3399 
; Slow 1100mV 85C Model Fmax Summary              ;
3400 
+-----------+-----------------+------------+------+
3401 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3402 
+-----------+-----------------+------------+------+
3403 
; 73.49 MHz ; 73.49 MHz       ; dco_clk    ;      ;
3404 
+-----------+-----------------+------------+------+
3405 
 
3406 
====================================================================================
3407 
Logic utilization : 7 %
3408 
    Combinational ALUTs : 1,986 / 38,000 ( 5 % )
3409 
    Memory ALUTs : 0 / 19,000 ( 0 % )
3410 
    Dedicated logic registers : 757 / 38,000 ( 2 % )
3411 
Total registers : 757
3412 
Total pins : 80 / 296 ( 27 % )
3413 
Total virtual pins : 0
3414 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
3415 
DSP block 18-bit elements : 0 / 384 ( 0 % )
3416 
Total PLLs : 0 / 4 ( 0 % )
3417 
Total DLLs : 0 / 4 ( 0 % )
3418 
 
3419 
====================================================================================
3420 
#                            SYNTHESIS DONE
3421 
#####################################################################################
3422 
 
3423 
#####################################################################################
3424 
#                            START SYNTHESIS (SPEED optimized)
3425 
#====================================================================================
3426 
# Stratix III (EP3SE50F484C), speedgrade: -4
3427 
#====================================================================================
3428 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3429 
#     12          10          1         1            1          1            0
3430 
#====================================================================================
3431 
+-------------------------------------------------+
3432 
; Slow 1100mV 85C Model Fmax Summary              ;
3433 
+-----------+-----------------+------------+------+
3434 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3435 
+-----------+-----------------+------------+------+
3436 
; 65.19 MHz ; 65.19 MHz       ; dco_clk    ;      ;
3437 
+-----------+-----------------+------------+------+
3438 
 
3439 
====================================================================================
3440 
Logic utilization : 7 %
3441 
    Combinational ALUTs : 1,991 / 38,000 ( 5 % )
3442 
    Memory ALUTs : 0 / 19,000 ( 0 % )
3443 
    Dedicated logic registers : 755 / 38,000 ( 2 % )
3444 
Total registers : 755
3445 
Total pins : 80 / 296 ( 27 % )
3446 
Total virtual pins : 0
3447 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
3448 
DSP block 18-bit elements : 0 / 384 ( 0 % )
3449 
Total PLLs : 0 / 4 ( 0 % )
3450 
Total DLLs : 0 / 4 ( 0 % )
3451 
 
3452 
====================================================================================
3453 
#                            SYNTHESIS DONE
3454 
#####################################################################################
3455 
 
3456 
#####################################################################################
3457 
#                            START SYNTHESIS (SPEED optimized)
3458 
#====================================================================================
3459 
# Cyclone II (EP2C20F484C), speedgrade: -6
3460 
#====================================================================================
3461 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3462 
#     12          10          1         1            1          1            1
3463 
#====================================================================================
3464 
Type           : Clock Setup: 'dco_clk'
3465 
Slack          : -20.396 ns
3466 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3467 
Actual Time    : 40.71 MHz ( period = 24.562 ns )
3468 
 
3469 
====================================================================================
3470 
Total logic elements : 2,690 / 18,752 ( 14 % )
3471 
    Total combinational functions : 2,578 / 18,752 ( 14 % )
3472 
    Dedicated logic registers : 779 / 18,752 ( 4 % )
3473 
Total registers : 779
3474 
Total pins : 80 / 315 ( 25 % )
3475 
Total virtual pins : 0
3476 
Total memory bits : 81,920 / 239,616 ( 34 % )
3477 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
3478 
Total PLLs : 0 / 4 ( 0 % )
3479 
 
3480 
====================================================================================
3481 
#                            SYNTHESIS DONE
3482 
#####################################################################################
3483 
 
3484 
#####################################################################################
3485 
#                            START SYNTHESIS (SPEED optimized)
3486 
#====================================================================================
3487 
# Cyclone II (EP2C20F484C), speedgrade: -7
3488 
#====================================================================================
3489 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3490 
#     12          10          1         1            1          1            1
3491 
#====================================================================================
3492 
Type           : Clock Setup: 'dco_clk'
3493 
Slack          : -25.280 ns
3494 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3495 
Actual Time    : 33.96 MHz ( period = 29.446 ns )
3496 
 
3497 
====================================================================================
3498 
Total logic elements : 2,682 / 18,752 ( 14 % )
3499 
    Total combinational functions : 2,578 / 18,752 ( 14 % )
3500 
    Dedicated logic registers : 779 / 18,752 ( 4 % )
3501 
Total registers : 779
3502 
Total pins : 80 / 315 ( 25 % )
3503 
Total virtual pins : 0
3504 
Total memory bits : 81,920 / 239,616 ( 34 % )
3505 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
3506 
Total PLLs : 0 / 4 ( 0 % )
3507 
 
3508 
====================================================================================
3509 
#                            SYNTHESIS DONE
3510 
#####################################################################################
3511 
 
3512 
#####################################################################################
3513 
#                            START SYNTHESIS (SPEED optimized)
3514 
#====================================================================================
3515 
# Cyclone II (EP2C20F484C), speedgrade: -8
3516 
#====================================================================================
3517 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3518 
#     12          10          1         1            1          1            1
3519 
#====================================================================================
3520 
Type           : Clock Setup: 'dco_clk'
3521 
Slack          : -33.745 ns
3522 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3523 
Actual Time    : 26.38 MHz ( period = 37.911 ns )
3524 
 
3525 
====================================================================================
3526 
Total logic elements : 2,694 / 18,752 ( 14 % )
3527 
    Total combinational functions : 2,578 / 18,752 ( 14 % )
3528 
    Dedicated logic registers : 779 / 18,752 ( 4 % )
3529 
Total registers : 779
3530 
Total pins : 80 / 315 ( 25 % )
3531 
Total virtual pins : 0
3532 
Total memory bits : 81,920 / 239,616 ( 34 % )
3533 
Embedded Multiplier 9-bit elements : 0 / 52 ( 0 % )
3534 
Total PLLs : 0 / 4 ( 0 % )
3535 
 
3536 
====================================================================================
3537 
#                            SYNTHESIS DONE
3538 
#####################################################################################
3539 
 
3540 
#####################################################################################
3541 
#                            START SYNTHESIS (SPEED optimized)
3542 
#====================================================================================
3543 
# Cyclone III (EP3C55F484C), speedgrade: -6
3544 
#====================================================================================
3545 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3546 
#     12          10          1         1            1          1            1
3547 
#====================================================================================
3548 
+-------------------------------------------------+
3549 
; Slow 1200mV 85C Model Fmax Summary              ;
3550 
+-----------+-----------------+------------+------+
3551 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3552 
+-----------+-----------------+------------+------+
3553 
; 45.61 MHz ; 45.61 MHz       ; dco_clk    ;      ;
3554 
+-----------+-----------------+------------+------+
3555 
 
3556 
====================================================================================
3557 
Total logic elements : 2,671 / 55,856 ( 5 % )
3558 
    Total combinational functions : 2,616 / 55,856 ( 5 % )
3559 
    Dedicated logic registers : 779 / 55,856 ( 1 % )
3560 
Total registers : 779
3561 
Total pins : 80 / 328 ( 24 % )
3562 
Total virtual pins : 0
3563 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
3564 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
3565 
Total PLLs : 0 / 4 ( 0 % )
3566 
 
3567 
====================================================================================
3568 
#                            SYNTHESIS DONE
3569 
#####################################################################################
3570 
 
3571 
#####################################################################################
3572 
#                            START SYNTHESIS (SPEED optimized)
3573 
#====================================================================================
3574 
# Cyclone III (EP3C55F484C), speedgrade: -7
3575 
#====================================================================================
3576 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3577 
#     12          10          1         1            1          1            1
3578 
#====================================================================================
3579 
+-------------------------------------------------+
3580 
; Slow 1200mV 85C Model Fmax Summary              ;
3581 
+-----------+-----------------+------------+------+
3582 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3583 
+-----------+-----------------+------------+------+
3584 
; 40.86 MHz ; 40.86 MHz       ; dco_clk    ;      ;
3585 
+-----------+-----------------+------------+------+
3586 
 
3587 
====================================================================================
3588 
Total logic elements : 2,701 / 55,856 ( 5 % )
3589 
    Total combinational functions : 2,656 / 55,856 ( 5 % )
3590 
    Dedicated logic registers : 779 / 55,856 ( 1 % )
3591 
Total registers : 779
3592 
Total pins : 80 / 328 ( 24 % )
3593 
Total virtual pins : 0
3594 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
3595 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
3596 
Total PLLs : 0 / 4 ( 0 % )
3597 
 
3598 
====================================================================================
3599 
#                            SYNTHESIS DONE
3600 
#####################################################################################
3601 
 
3602 
#####################################################################################
3603 
#                            START SYNTHESIS (SPEED optimized)
3604 
#====================================================================================
3605 
# Cyclone III (EP3C55F484C), speedgrade: -8
3606 
#====================================================================================
3607 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3608 
#     12          10          1         1            1          1            1
3609 
#====================================================================================
3610 
+-------------------------------------------------+
3611 
; Slow 1200mV 85C Model Fmax Summary              ;
3612 
+-----------+-----------------+------------+------+
3613 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3614 
+-----------+-----------------+------------+------+
3615 
; 32.86 MHz ; 32.86 MHz       ; dco_clk    ;      ;
3616 
+-----------+-----------------+------------+------+
3617 
 
3618 
====================================================================================
3619 
Total logic elements : 2,714 / 55,856 ( 5 % )
3620 
    Total combinational functions : 2,655 / 55,856 ( 5 % )
3621 
    Dedicated logic registers : 779 / 55,856 ( 1 % )
3622 
Total registers : 779
3623 
Total pins : 80 / 328 ( 24 % )
3624 
Total virtual pins : 0
3625 
Total memory bits : 81,920 / 2,396,160 ( 3 % )
3626 
Embedded Multiplier 9-bit elements : 0 / 312 ( 0 % )
3627 
Total PLLs : 0 / 4 ( 0 % )
3628 
 
3629 
====================================================================================
3630 
#                            SYNTHESIS DONE
3631 
#####################################################################################
3632 
 
3633 
#####################################################################################
3634 
#                            START SYNTHESIS (SPEED optimized)
3635 
#====================================================================================
3636 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -6
3637 
#====================================================================================
3638 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3639 
#     12          10          1         1            1          1            1
3640 
#====================================================================================
3641 
+-------------------------------------------------+
3642 
; Slow 1200mV 85C Model Fmax Summary              ;
3643 
+-----------+-----------------+------------+------+
3644 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3645 
+-----------+-----------------+------------+------+
3646 
; 46.67 MHz ; 46.67 MHz       ; dco_clk    ;      ;
3647 
+-----------+-----------------+------------+------+
3648 
 
3649 
====================================================================================
3650 
Total logic elements : 2,638 / 21,280 ( 12 % )
3651 
    Total combinational functions : 2,601 / 21,280 ( 12 % )
3652 
    Dedicated logic registers : 779 / 21,280 ( 4 % )
3653 
Total registers : 0
3654 
Total pins : 80 / 167 ( 48 % )
3655 
Total virtual pins : 0
3656 
Total memory bits : 81,920 / 774,144 ( 11 % )
3657 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
3658 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
3659 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
3660 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
3661 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
3662 
Total PLLs : 0 / 4 ( 0 % )
3663 
 
3664 
====================================================================================
3665 
#                            SYNTHESIS DONE
3666 
#####################################################################################
3667 
 
3668 
#####################################################################################
3669 
#                            START SYNTHESIS (SPEED optimized)
3670 
#====================================================================================
3671 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -7
3672 
#====================================================================================
3673 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3674 
#     12          10          1         1            1          1            1
3675 
#====================================================================================
3676 
+-------------------------------------------------+
3677 
; Slow 1200mV 85C Model Fmax Summary              ;
3678 
+-----------+-----------------+------------+------+
3679 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3680 
+-----------+-----------------+------------+------+
3681 
; 39.03 MHz ; 39.03 MHz       ; dco_clk    ;      ;
3682 
+-----------+-----------------+------------+------+
3683 
 
3684 
====================================================================================
3685 
Total logic elements : 2,685 / 21,280 ( 13 % )
3686 
    Total combinational functions : 2,643 / 21,280 ( 12 % )
3687 
    Dedicated logic registers : 779 / 21,280 ( 4 % )
3688 
Total registers : 0
3689 
Total pins : 80 / 167 ( 48 % )
3690 
Total virtual pins : 0
3691 
Total memory bits : 81,920 / 774,144 ( 11 % )
3692 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
3693 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
3694 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
3695 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
3696 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
3697 
Total PLLs : 0 / 4 ( 0 % )
3698 
 
3699 
====================================================================================
3700 
#                            SYNTHESIS DONE
3701 
#####################################################################################
3702 
 
3703 
#####################################################################################
3704 
#                            START SYNTHESIS (SPEED optimized)
3705 
#====================================================================================
3706 
# Cyclone IV GX (EP4CGX22CF19C), speedgrade: -8
3707 
#====================================================================================
3708 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3709 
#     12          10          1         1            1          1            1
3710 
#====================================================================================
3711 
+-------------------------------------------------+
3712 
; Slow 1200mV 85C Model Fmax Summary              ;
3713 
+-----------+-----------------+------------+------+
3714 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3715 
+-----------+-----------------+------------+------+
3716 
; 37.03 MHz ; 37.03 MHz       ; dco_clk    ;      ;
3717 
+-----------+-----------------+------------+------+
3718 
 
3719 
====================================================================================
3720 
Total logic elements : 2,678 / 21,280 ( 13 % )
3721 
    Total combinational functions : 2,646 / 21,280 ( 12 % )
3722 
    Dedicated logic registers : 779 / 21,280 ( 4 % )
3723 
Total registers : 0
3724 
Total pins : 80 / 167 ( 48 % )
3725 
Total virtual pins : 0
3726 
Total memory bits : 81,920 / 774,144 ( 11 % )
3727 
Embedded Multiplier 9-bit elements : 0 / 80 ( 0 % )
3728 
Total GXB Receiver Channel PCS : 0 / 4 ( 0 % )
3729 
Total GXB Receiver Channel PMA : 0 / 4 ( 0 % )
3730 
Total GXB Transmitter Channel PCS : 0 / 4 ( 0 % )
3731 
Total GXB Transmitter Channel PMA : 0 / 4 ( 0 % )
3732 
Total PLLs : 0 / 4 ( 0 % )
3733 
 
3734 
====================================================================================
3735 
#                            SYNTHESIS DONE
3736 
#####################################################################################
3737 
 
3738 
#####################################################################################
3739 
#                            START SYNTHESIS (SPEED optimized)
3740 
#====================================================================================
3741 
# Arria GX (EP1AGX50CF484C), speedgrade: -6
3742 
#====================================================================================
3743 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3744 
#     12          10          1         1            1          1            1
3745 
#====================================================================================
3746 
+-------------------------------------------------+
3747 
; Slow Model Fmax Summary                         ;
3748 
+-----------+-----------------+------------+------+
3749 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3750 
+-----------+-----------------+------------+------+
3751 
; 42.18 MHz ; 42.18 MHz       ; dco_clk    ;      ;
3752 
+-----------+-----------------+------------+------+
3753 
 
3754 
====================================================================================
3755 
Logic utilization : 7 %
3756 
    Combinational ALUTs : 2,084 / 40,128 ( 5 % )
3757 
    Dedicated logic registers : 806 / 40,128 ( 2 % )
3758 
Total registers : 806
3759 
Total pins : 80 / 254 ( 31 % )
3760 
Total virtual pins : 0
3761 
Total block memory bits : 81,920 / 2,475,072 ( 3 % )
3762 
DSP block 9-bit elements : 0 / 208 ( 0 % )
3763 
Total GXB Receiver Channels : 0 / 4 ( 0 % )
3764 
Total GXB Transmitter Channels : 0 / 4 ( 0 % )
3765 
Total PLLs : 0 / 4 ( 0 % )
3766 
Total DLLs : 0 / 2 ( 0 % )
3767 
 
3768 
====================================================================================
3769 
#                            SYNTHESIS DONE
3770 
#####################################################################################
3771 
 
3772 
#####################################################################################
3773 
#                            START SYNTHESIS (SPEED optimized)
3774 
#====================================================================================
3775 
# Arria II GX (EP2AGX45DF29C), speedgrade: -4
3776 
#====================================================================================
3777 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3778 
#     12          10          1         1            1          1            1
3779 
#====================================================================================
3780 
+-------------------------------------------------+
3781 
; Slow 900mV 85C Model Fmax Summary               ;
3782 
+-----------+-----------------+------------+------+
3783 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3784 
+-----------+-----------------+------------+------+
3785 
; 79.81 MHz ; 79.81 MHz       ; dco_clk    ;      ;
3786 
+-----------+-----------------+------------+------+
3787 
 
3788 
====================================================================================
3789 
Logic utilization : 8 %
3790 
    Combinational ALUTs : 2,062 / 36,100 ( 6 % )
3791 
    Memory ALUTs : 0 / 18,050 ( 0 % )
3792 
    Dedicated logic registers : 798 / 36,100 ( 2 % )
3793 
Total registers : 798
3794 
Total pins : 80 / 404 ( 20 % )
3795 
Total virtual pins : 0
3796 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
3797 
DSP block 18-bit elements : 0 / 232 ( 0 % )
3798 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
3799 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
3800 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
3801 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
3802 
Total PLLs : 0 / 4 ( 0 % )
3803 
Total DLLs : 0 / 2 ( 0 % )
3804 
 
3805 
====================================================================================
3806 
#                            SYNTHESIS DONE
3807 
#####################################################################################
3808 
 
3809 
#####################################################################################
3810 
#                            START SYNTHESIS (SPEED optimized)
3811 
#====================================================================================
3812 
# Arria II GX (EP2AGX45DF29C), speedgrade: -5
3813 
#====================================================================================
3814 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3815 
#     12          10          1         1            1          1            1
3816 
#====================================================================================
3817 
+-------------------------------------------------+
3818 
; Slow 900mV 85C Model Fmax Summary               ;
3819 
+-----------+-----------------+------------+------+
3820 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3821 
+-----------+-----------------+------------+------+
3822 
; 65.35 MHz ; 65.35 MHz       ; dco_clk    ;      ;
3823 
+-----------+-----------------+------------+------+
3824 
 
3825 
====================================================================================
3826 
Logic utilization : 8 %
3827 
    Combinational ALUTs : 2,050 / 36,100 ( 6 % )
3828 
    Memory ALUTs : 0 / 18,050 ( 0 % )
3829 
    Dedicated logic registers : 795 / 36,100 ( 2 % )
3830 
Total registers : 795
3831 
Total pins : 80 / 404 ( 20 % )
3832 
Total virtual pins : 0
3833 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
3834 
DSP block 18-bit elements : 0 / 232 ( 0 % )
3835 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
3836 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
3837 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
3838 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
3839 
Total PLLs : 0 / 4 ( 0 % )
3840 
Total DLLs : 0 / 2 ( 0 % )
3841 
 
3842 
====================================================================================
3843 
#                            SYNTHESIS DONE
3844 
#####################################################################################
3845 
 
3846 
#####################################################################################
3847 
#                            START SYNTHESIS (SPEED optimized)
3848 
#====================================================================================
3849 
# Arria II GX (EP2AGX45DF29C), speedgrade: -6
3850 
#====================================================================================
3851 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3852 
#     12          10          1         1            1          1            1
3853 
#====================================================================================
3854 
+-------------------------------------------------+
3855 
; Slow 900mV 85C Model Fmax Summary               ;
3856 
+-----------+-----------------+------------+------+
3857 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
3858 
+-----------+-----------------+------------+------+
3859 
; 57.41 MHz ; 57.41 MHz       ; dco_clk    ;      ;
3860 
+-----------+-----------------+------------+------+
3861 
 
3862 
====================================================================================
3863 
Logic utilization : 8 %
3864 
    Combinational ALUTs : 2,059 / 36,100 ( 6 % )
3865 
    Memory ALUTs : 0 / 18,050 ( 0 % )
3866 
    Dedicated logic registers : 800 / 36,100 ( 2 % )
3867 
Total registers : 800
3868 
Total pins : 80 / 404 ( 20 % )
3869 
Total virtual pins : 0
3870 
Total block memory bits : 81,920 / 2,939,904 ( 3 % )
3871 
DSP block 18-bit elements : 0 / 232 ( 0 % )
3872 
Total GXB Receiver Channel PCS : 0 / 8 ( 0 % )
3873 
Total GXB Receiver Channel PMA : 0 / 8 ( 0 % )
3874 
Total GXB Transmitter Channel PCS : 0 / 8 ( 0 % )
3875 
Total GXB Transmitter Channel PMA : 0 / 8 ( 0 % )
3876 
Total PLLs : 0 / 4 ( 0 % )
3877 
Total DLLs : 0 / 2 ( 0 % )
3878 
 
3879 
====================================================================================
3880 
#                            SYNTHESIS DONE
3881 
#####################################################################################
3882 
 
3883 
#####################################################################################
3884 
#                            START SYNTHESIS (SPEED optimized)
3885 
#====================================================================================
3886 
# Stratix (EP1S10F484C), speedgrade: -5
3887 
#====================================================================================
3888 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3889 
#     12          10          1         1            1          1            1
3890 
#====================================================================================
3891 
Type           : Clock Setup: 'dco_clk'
3892 
Slack          : -21.015 ns
3893 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3894 
Actual Time    : 39.71 MHz ( period = 25.181 ns )
3895 
 
3896 
====================================================================================
3897 
Total logic elements : 2,855 / 10,570 ( 27 % )
3898 
Total pins : 80 / 336 ( 24 % )
3899 
Total virtual pins : 0
3900 
Total memory bits : 81,920 / 920,448 ( 9 % )
3901 
DSP block 9-bit elements : 0 / 48 ( 0 % )
3902 
Total PLLs : 0 / 6 ( 0 % )
3903 
Total DLLs : 0 / 2 ( 0 % )
3904 
 
3905 
====================================================================================
3906 
#                            SYNTHESIS DONE
3907 
#####################################################################################
3908 
 
3909 
#####################################################################################
3910 
#                            START SYNTHESIS (SPEED optimized)
3911 
#====================================================================================
3912 
# Stratix (EP1S10F484C), speedgrade: -6
3913 
#====================================================================================
3914 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3915 
#     12          10          1         1            1          1            1
3916 
#====================================================================================
3917 
Type           : Clock Setup: 'dco_clk'
3918 
Slack          : -22.997 ns
3919 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3920 
Actual Time    : 36.81 MHz ( period = 27.163 ns )
3921 
 
3922 
====================================================================================
3923 
Total logic elements : 2,856 / 10,570 ( 27 % )
3924 
Total pins : 80 / 336 ( 24 % )
3925 
Total virtual pins : 0
3926 
Total memory bits : 81,920 / 920,448 ( 9 % )
3927 
DSP block 9-bit elements : 0 / 48 ( 0 % )
3928 
Total PLLs : 0 / 6 ( 0 % )
3929 
Total DLLs : 0 / 2 ( 0 % )
3930 
 
3931 
====================================================================================
3932 
#                            SYNTHESIS DONE
3933 
#####################################################################################
3934 
 
3935 
#####################################################################################
3936 
#                            START SYNTHESIS (SPEED optimized)
3937 
#====================================================================================
3938 
# Stratix (EP1S10F484C), speedgrade: -7
3939 
#====================================================================================
3940 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3941 
#     12          10          1         1            1          1            1
3942 
#====================================================================================
3943 
Type           : Clock Setup: 'dco_clk'
3944 
Slack          : -28.446 ns
3945 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3946 
Actual Time    : 30.66 MHz ( period = 32.612 ns )
3947 
 
3948 
====================================================================================
3949 
Total logic elements : 2,856 / 10,570 ( 27 % )
3950 
Total pins : 80 / 336 ( 24 % )
3951 
Total virtual pins : 0
3952 
Total memory bits : 81,920 / 920,448 ( 9 % )
3953 
DSP block 9-bit elements : 0 / 48 ( 0 % )
3954 
Total PLLs : 0 / 6 ( 0 % )
3955 
Total DLLs : 0 / 2 ( 0 % )
3956 
 
3957 
====================================================================================
3958 
#                            SYNTHESIS DONE
3959 
#####################################################################################
3960 
 
3961 
#####################################################################################
3962 
#                            START SYNTHESIS (SPEED optimized)
3963 
#====================================================================================
3964 
# Stratix II (EP2S15F484C), speedgrade: -3
3965 
#====================================================================================
3966 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3967 
#     12          10          1         1            1          1            1
3968 
#====================================================================================
3969 
Type           : Clock Setup: 'dco_clk'
3970 
Slack          : -11.043 ns
3971 
Required Time  : 240.04 MHz ( period = 4.166 ns )
3972 
Actual Time    : 65.75 MHz ( period = 15.209 ns )
3973 
 
3974 
====================================================================================
3975 
Logic utilization : 24 %
3976 
    Combinational ALUTs : 2,176 / 12,480 ( 17 % )
3977 
    Dedicated logic registers : 792 / 12,480 ( 6 % )
3978 
Total registers : 792
3979 
Total pins : 80 / 343 ( 23 % )
3980 
Total virtual pins : 0
3981 
Total block memory bits : 81,920 / 419,328 ( 20 % )
3982 
DSP block 9-bit elements : 0 / 96 ( 0 % )
3983 
Total PLLs : 0 / 6 ( 0 % )
3984 
Total DLLs : 0 / 2 ( 0 % )
3985 
 
3986 
====================================================================================
3987 
#                            SYNTHESIS DONE
3988 
#####################################################################################
3989 
 
3990 
#####################################################################################
3991 
#                            START SYNTHESIS (SPEED optimized)
3992 
#====================================================================================
3993 
# Stratix II (EP2S15F484C), speedgrade: -4
3994 
#====================================================================================
3995 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
3996 
#     12          10          1         1            1          1            1
3997 
#====================================================================================
3998 
Type           : Clock Setup: 'dco_clk'
3999 
Slack          : -12.709 ns
4000 
Required Time  : 240.04 MHz ( period = 4.166 ns )
4001 
Actual Time    : 59.26 MHz ( period = 16.875 ns )
4002 
 
4003 
====================================================================================
4004 
Logic utilization : 24 %
4005 
    Combinational ALUTs : 2,176 / 12,480 ( 17 % )
4006 
    Dedicated logic registers : 788 / 12,480 ( 6 % )
4007 
Total registers : 788
4008 
Total pins : 80 / 343 ( 23 % )
4009 
Total virtual pins : 0
4010 
Total block memory bits : 81,920 / 419,328 ( 20 % )
4011 
DSP block 9-bit elements : 0 / 96 ( 0 % )
4012 
Total PLLs : 0 / 6 ( 0 % )
4013 
Total DLLs : 0 / 2 ( 0 % )
4014 
 
4015 
====================================================================================
4016 
#                            SYNTHESIS DONE
4017 
#####################################################################################
4018 
 
4019 
#####################################################################################
4020 
#                            START SYNTHESIS (SPEED optimized)
4021 
#====================================================================================
4022 
# Stratix II (EP2S15F484C), speedgrade: -5
4023 
#====================================================================================
4024 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
4025 
#     12          10          1         1            1          1            1
4026 
#====================================================================================
4027 
Type           : Clock Setup: 'dco_clk'
4028 
Slack          : -16.114 ns
4029 
Required Time  : 240.04 MHz ( period = 4.166 ns )
4030 
Actual Time    : 49.31 MHz ( period = 20.280 ns )
4031 
 
4032 
====================================================================================
4033 
Logic utilization : 24 %
4034 
    Combinational ALUTs : 2,165 / 12,480 ( 17 % )
4035 
    Dedicated logic registers : 787 / 12,480 ( 6 % )
4036 
Total registers : 787
4037 
Total pins : 80 / 343 ( 23 % )
4038 
Total virtual pins : 0
4039 
Total block memory bits : 81,920 / 419,328 ( 20 % )
4040 
DSP block 9-bit elements : 0 / 96 ( 0 % )
4041 
Total PLLs : 0 / 6 ( 0 % )
4042 
Total DLLs : 0 / 2 ( 0 % )
4043 
 
4044 
====================================================================================
4045 
#                            SYNTHESIS DONE
4046 
#####################################################################################
4047 
 
4048 
#####################################################################################
4049 
#                            START SYNTHESIS (SPEED optimized)
4050 
#====================================================================================
4051 
# Stratix III (EP3SE50F484C), speedgrade: -2
4052 
#====================================================================================
4053 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
4054 
#     12          10          1         1            1          1            1
4055 
#====================================================================================
4056 
+-------------------------------------------------+
4057 
; Slow 1100mV 85C Model Fmax Summary              ;
4058 
+-----------+-----------------+------------+------+
4059 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
4060 
+-----------+-----------------+------------+------+
4061 
; 85.01 MHz ; 85.01 MHz       ; dco_clk    ;      ;
4062 
+-----------+-----------------+------------+------+
4063 
 
4064 
====================================================================================
4065 
Logic utilization : 8 %
4066 
    Combinational ALUTs : 2,049 / 38,000 ( 5 % )
4067 
    Memory ALUTs : 0 / 19,000 ( 0 % )
4068 
    Dedicated logic registers : 798 / 38,000 ( 2 % )
4069 
Total registers : 798
4070 
Total pins : 80 / 296 ( 27 % )
4071 
Total virtual pins : 0
4072 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
4073 
DSP block 18-bit elements : 0 / 384 ( 0 % )
4074 
Total PLLs : 0 / 4 ( 0 % )
4075 
Total DLLs : 0 / 4 ( 0 % )
4076 
 
4077 
====================================================================================
4078 
#                            SYNTHESIS DONE
4079 
#####################################################################################
4080 
 
4081 
#####################################################################################
4082 
#                            START SYNTHESIS (SPEED optimized)
4083 
#====================================================================================
4084 
# Stratix III (EP3SE50F484C), speedgrade: -3
4085 
#====================================================================================
4086 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
4087 
#     12          10          1         1            1          1            1
4088 
#====================================================================================
4089 
+-------------------------------------------------+
4090 
; Slow 1100mV 85C Model Fmax Summary              ;
4091 
+-----------+-----------------+------------+------+
4092 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
4093 
+-----------+-----------------+------------+------+
4094 
; 75.35 MHz ; 75.35 MHz       ; dco_clk    ;      ;
4095 
+-----------+-----------------+------------+------+
4096 
 
4097 
====================================================================================
4098 
Logic utilization : 8 %
4099 
    Combinational ALUTs : 2,048 / 38,000 ( 5 % )
4100 
    Memory ALUTs : 0 / 19,000 ( 0 % )
4101 
    Dedicated logic registers : 797 / 38,000 ( 2 % )
4102 
Total registers : 797
4103 
Total pins : 80 / 296 ( 27 % )
4104 
Total virtual pins : 0
4105 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
4106 
DSP block 18-bit elements : 0 / 384 ( 0 % )
4107 
Total PLLs : 0 / 4 ( 0 % )
4108 
Total DLLs : 0 / 4 ( 0 % )
4109 
 
4110 
====================================================================================
4111 
#                            SYNTHESIS DONE
4112 
#####################################################################################
4113 
 
4114 
#####################################################################################
4115 
#                            START SYNTHESIS (SPEED optimized)
4116 
#====================================================================================
4117 
# Stratix III (EP3SE50F484C), speedgrade: -4
4118 
#====================================================================================
4119 
# PMEM_AWIDTH DMEM_AWIDTH  DBG_EN  DBG_HWBRK_0 DBG_HWBRK_1 DBG_HWBRK_2 DBG_HWBRK_3
4120 
#     12          10          1         1            1          1            1
4121 
#====================================================================================
4122 
+-------------------------------------------------+
4123 
; Slow 1100mV 85C Model Fmax Summary              ;
4124 
+-----------+-----------------+------------+------+
4125 
; Fmax      ; Restricted Fmax ; Clock Name ; Note ;
4126 
+-----------+-----------------+------------+------+
4127 
; 68.43 MHz ; 68.43 MHz       ; dco_clk    ;      ;
4128 
+-----------+-----------------+------------+------+
4129 
 
4130 
====================================================================================
4131 
Logic utilization : 8 %
4132 
    Combinational ALUTs : 2,054 / 38,000 ( 5 % )
4133 
    Memory ALUTs : 0 / 19,000 ( 0 % )
4134 
    Dedicated logic registers : 804 / 38,000 ( 2 % )
4135 
Total registers : 804
4136 
Total pins : 80 / 296 ( 27 % )
4137 
Total virtual pins : 0
4138 
Total block memory bits : 81,920 / 5,455,872 ( 2 % )
4139 
DSP block 18-bit elements : 0 / 384 ( 0 % )
4140 
Total PLLs : 0 / 4 ( 0 % )
4141 
Total DLLs : 0 / 4 ( 0 % )
4142 
 
4143 
====================================================================================
4144 
#                            SYNTHESIS DONE
4145 
#####################################################################################
4146 
 

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