OpenCores
URL https://opencores.org/ocsvn/openrisc_me/openrisc_me/trunk

Subversion Repositories openrisc_me

[/] [openrisc/] [trunk/] [gnu-src/] [binutils-2.20.1/] [gas/] [testsuite/] [gas/] [iq2000/] [yield0.s] - Blame information for rev 304

Go to most recent revision | Details | Compare with Previous | View Log

Line No. Rev Author Line
1 205 julius
# This test case includes a single case of a yield instruction
2
# (e.g. SLEEP) appearing in the branch delay slot.  We expect
3
# the assembler to issue a warning about this!
4
 
5
.text
6
        # yield insn in the branch delay slot.
7
        beq %0,%0,foo
8
        cfc2 %1, %1
9
 
10
        # likewise for the rest.
11
        beq %0,%0,foo
12
        cfc3 %1, %1
13
 
14
        beq %0,%0,foo
15
        chkhdr %1, %1
16
 
17
        beq %0,%0,foo
18
        luc32 %1, %1
19
 
20
        beq %0,%0,foo
21
        luc32l %1, %1
22
 
23
        beq %0,%0,foo
24
        luc64 %1, %1
25
 
26
        beq %0,%0,foo
27
        luc64l %1, %1
28
 
29
        beq %0,%0,foo
30
        lulck %1
31
 
32
        beq %0,%0,foo
33
        lum32 %1, %1
34
 
35
        beq %0,%0,foo
36
        lum32l %1, %1
37
 
38
        beq %0,%0,foo
39
        lum64 %1, %1
40
 
41
        beq %0,%0,foo
42
        lum64l %1, %1
43
 
44
        beq %0,%0,foo
45
        lur %1, %1
46
 
47
        beq %0,%0,foo
48
        lurl %1, %1
49
 
50
        beq %0,%0,foo
51
        luulck %1
52
 
53
        beq %0,%0,foo
54
        mfc2 %1, %1
55
 
56
        beq %0,%0,foo
57
        mfc3 %1, %1
58
 
59
        beq %0,%0,foo
60
        rb %1, %1
61
 
62
        beq %0,%0,foo
63
        rbr1 %1, 1, 1
64
 
65
        beq %0,%0,foo
66
        rbr30 %1, 1, 1
67
 
68
        beq %0,%0,foo
69
        rx %1, %1
70
 
71
        beq %0,%0,foo
72
        rxr1 %1, 1, 1
73
 
74
        beq %0,%0,foo
75
        rxr30 %1, 1, 1
76
 
77
        beq %0,%0,foo
78
        sleep
79
 
80
        beq %0,%0,foo
81
        srrd %1
82
 
83
        beq %0,%0,foo
84
        srrdl %1
85
 
86
        beq %0,%0,foo
87
        srulck %1
88
 
89
        beq %0,%0,foo
90
        srwr %1, %1
91
 
92
        beq %0,%0,foo
93
        srwru %1, %1
94
 
95
        beq %0,%0,foo
96
        syscall
97
 
98
        beq %0,%0,foo
99
        trapqfl
100
 
101
        beq %0,%0,foo
102
        trapqne
103
 
104
        beq %0,%0,foo
105
        wb %1, %1
106
 
107
        beq %0,%0,foo
108
        wbu %1, %1
109
 
110
        beq %0,%0,foo
111
        wbr1 %1, 1, 1
112
 
113
        beq %0,%0,foo
114
        wbr1u %1, 1, 1
115
 
116
        beq %0,%0,foo
117
        wbr30 %1, 1, 1
118
 
119
        beq %0,%0,foo
120
        wbr30u %1, 1, 1
121
 
122
        beq %0,%0,foo
123
        wx %1, %1
124
 
125
        beq %0,%0,foo
126
        wxu %1, %1
127
 
128
        beq %0,%0,foo
129
        wxr1 %1, 1, 1
130
 
131
        beq %0,%0,foo
132
        wxr1u %1, 1, 1
133
 
134
        beq %0,%0,foo
135
        wxr30 %1, 1, 1
136
 
137
        beq %0,%0,foo
138
        wxr30u %1, 1, 1
139
 
140
foo:    nop

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.