OpenCores
URL https://opencores.org/ocsvn/pcie_ds_dma/pcie_ds_dma/trunk

Subversion Repositories pcie_ds_dma

[/] [pcie_ds_dma/] [trunk/] [projects/] [ambpex5_sx50t_wishbone/] [src/] [testbench/] [wb_block_pkg.vhd] - Blame information for rev 18

Go to most recent revision | Details | Compare with Previous | View Log

Line No. Rev Author Line
1 18 dsmv 
---------------------------------------------------------------------------------------------------
2 
--
3 
-- Title       : wb_block_pkg.vhd
4 
-- Author      : Dmitry Smekhov
5 
-- Company     : Instrumental Systems
6 
-- E-mail      : dsmv@insys.ru
7 
--
8 
-- Version         : 1.0
9 
---------------------------------------------------------------------------------------------------
10 
--
11 
-- Description : Набор функций для доступа к блокам управления на шине WISHBONE
12 
--
13 
---------------------------------------------------------------------------------------------------
14 
--
15 
--  Version 1.0  01.11.2011
16 
--                                Создан из trd_pkg.vhd v1.0
17 
--
18 
---------------------------------------------------------------------------------------------------
19 
 
20 
library ieee;
21 
use ieee.std_logic_1164.all;
22 
use ieee.std_logic_arith.all;
23 
use ieee.std_logic_textio.all;
24 
use ieee.std_logic_unsigned.all;
25 
 
26 
library work;
27 
use work.cmd_sim_pkg.all;
28 
 
29 
use std.textio.all;
30 
use std.textio;
31 
 
32 
---------------------------------------------------------------------------------------------------
33 
package wb_block_pkg is
34 
 
35 
--
36 
-- Define TEST_CHECK reg id (addr in 64b cells)
37 
--
38 
constant REG_BLOCK_ID                   : integer:=0;
39 
constant REG_BLOCK_VER                  : integer:=1;
40 
 
41 
constant REG_TEST_CHECK_CTRL            : integer:=8;
42 
constant REG_TEST_CHECK_SIZE            : integer:=9;
43 
constant REG_TEST_CHECK_ERR_ADR         : integer:=16#0A#;
44 
constant REG_TEST_CHECK_WBS_BURST_CTRL  : integer:=16#0B#;
45 
 
46 
constant REG_TEST_CHECK_BL_RD           : integer:=16#10#;
47 
constant REG_TEST_CHECK_BL_OK           : integer:=16#11#;
48 
constant REG_TEST_CHECK_BL_ERROR        : integer:=16#12#;
49 
constant REG_TEST_CHECK_TOTAL_ERROR     : integer:=16#13#;
50 
constant REG_TEST_CHECK_ERR_DATA        : integer:=16#14#;
51 
--
52 
-- Define TEST_GEN reg id (addr in 64b cells)
53 
--
54 
constant REG_TEST_GEN_CTRL              : integer:=8;
55 
constant REG_TEST_GEN_SIZE              : integer:=9;
56 
constant REG_TEST_GEN_CNT1              : integer:=16#0A#;
57 
constant REG_TEST_GEN_CNT2              : integer:=16#0B#;
58 
constant REG_TEST_GEN_BL_WR             : integer:=16#11#;
59 
--
60 
-- Define SoPC ADDR (must be EQU to: ...\src\top\sp605_lx45t_wishbone_sopc_wb.vhd)
61 
--
62 
constant TEST_CHECK_WB_CFG_SLAVE   : std_logic_vector( 31 downto 0) := x"20000000";
63 
constant TEST_CHECK_WB_BURST_SLAVE : std_logic_vector( 31 downto 0) := x"20001000"; -- check data: write-only
64 
constant TEST_GEN_WB_CFG_SLAVE     : std_logic_vector( 31 downto 0) := x"20002000";
65 
constant TEST_GEN_WB_BURST_SLAVE   : std_logic_vector( 31 downto 0) := x"20003000"; -- generate data: read-only
66 
 
67 
---- Write to wishbone ----
68 
procedure wb_write (
69 
                signal  cmd:    out bh_cmd; -- команда
70 
                signal  ret:    in  bh_ret; -- ответ
71 
                adr:                    in integer; -- номер регистра
72 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
73 
                );
74 
 
75 
---- Read from wishbone ----
76 
procedure wb_read (
77 
                signal  cmd:    out bh_cmd; -- команда для ADSP
78 
                signal  ret:    in  bh_ret; -- ответ ADSP
79 
                adr:                    in integer; -- номер регистра
80 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
81 
                );
82 
 
83 
---- Запись в регистр блока TEST_CHECK.WB_CFG_SLAVE  ----
84 
procedure wb_block_check_write (
85 
                signal  cmd:    out bh_cmd; -- команда
86 
                signal  ret:    in  bh_ret; -- ответ
87 
                reg:                    in integer; -- номер регистра
88 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
89 
                );
90 
 
91 
 
92 
---- Чтение из регистра блока TEST_CHECK.WB_CFG_SLAVE ----
93 
procedure wb_block_check_read (
94 
                signal  cmd:    out bh_cmd; -- команда для ADSP
95 
                signal  ret:    in  bh_ret; -- ответ ADSP
96 
                reg:                    in integer; -- номер регистра
97 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
98 
                );
99 
 
100 
---- Запись в регистр блока TEST_GEN.WB_CFG_SLAVE  ----
101 
procedure wb_block_gen_write (
102 
                signal  cmd:    out bh_cmd; -- команда
103 
                signal  ret:    in  bh_ret; -- ответ
104 
                reg:                    in integer; -- номер регистра
105 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
106 
                );
107 
 
108 
 
109 
---- Чтение из регистра блока TEST_GEN.WB_CFG_SLAVE ----
110 
procedure wb_block_gen_read (
111 
                signal  cmd:    out bh_cmd; -- команда для ADSP
112 
                signal  ret:    in  bh_ret; -- ответ ADSP
113 
                reg:                    in integer; -- номер регистра
114 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
115 
                );
116 
 
117 
 
118 
-- Construct value for REG_TEST_CHECK_WBS_BURST_CTRL
119 
function wb_block_check_burst_ctrl_build (i_ena : in std_logic; ii_ack_dly : in integer; ii_dly_pos : in integer) return std_logic_vector;
120 
 
121 
end package     wb_block_pkg;
122 
---------------------------------------------------------------------------------------------------
123 
package body wb_block_pkg is
124 
 
125 
 
126 
---- Write to wishbone ----
127 
procedure wb_write (
128 
                signal  cmd:    out bh_cmd; -- команда
129 
                signal  ret:    in  bh_ret; -- ответ
130 
                adr:                    in integer; -- номер регистра
131 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
132 
                ) is
133 
begin
134 
        data_write( cmd, ret, TEST_CHECK_WB_CFG_SLAVE+conv_std_logic_vector(adr, 32), data );
135 
end;
136 
 
137 
---- Read from wishbone ----
138 
procedure wb_read (
139 
                signal  cmd:    out bh_cmd; -- команда для ADSP
140 
                signal  ret:    in  bh_ret; -- ответ ADSP
141 
                adr:                    in integer; -- номер регистра
142 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
143 
                ) is
144 
begin
145 
        data_read( cmd, ret, TEST_CHECK_WB_CFG_SLAVE+conv_std_logic_vector(adr, 32), data );
146 
end;
147 
 
148 
---- Запись в регистр блока TEST_CHECK.WB_CFG_SLAVE  ----
149 
procedure wb_block_check_write (
150 
                signal  cmd:    out bh_cmd; -- команда
151 
                signal  ret:    in  bh_ret; -- ответ
152 
                reg:                    in integer; -- номер регистра
153 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
154 
                ) is
155 
begin
156 
        data_write( cmd, ret, TEST_CHECK_WB_CFG_SLAVE+conv_std_logic_vector(reg*8+0, 32), data );
157 
end;
158 
 
159 
 
160 
---- Чтение из регистра блока TEST_CHECK ----
161 
procedure wb_block_check_read (
162 
                signal  cmd:    out bh_cmd; -- команда для ADSP
163 
                signal  ret:    in  bh_ret; -- ответ ADSP
164 
                reg:                    in integer; -- номер регистра
165 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
166 
                ) is
167 
begin
168 
        data_read( cmd, ret, TEST_CHECK_WB_CFG_SLAVE+conv_std_logic_vector(reg*8+0, 32), data );
169 
end;
170 
 
171 
---- Запись в регистр блока TEST_GEN.WB_CFG_SLAVE  ----
172 
procedure wb_block_gen_write (
173 
                signal  cmd:    out bh_cmd; -- команда
174 
                signal  ret:    in  bh_ret; -- ответ
175 
                reg:                    in integer; -- номер регистра
176 
                data:                   in std_logic_vector( 31 downto 0 ) -- данные
177 
                ) is
178 
begin
179 
        data_write( cmd, ret, TEST_GEN_WB_CFG_SLAVE+conv_std_logic_vector(reg*8+0, 32), data );
180 
end;
181 
 
182 
 
183 
---- Чтение из регистра блока TEST_GEN.WB_CFG_SLAVE ----
184 
procedure wb_block_gen_read (
185 
                signal  cmd:    out bh_cmd; -- команда для ADSP
186 
                signal  ret:    in  bh_ret; -- ответ ADSP
187 
                reg:                    in integer; -- номер регистра
188 
                data:                   out std_logic_vector( 31 downto 0 ) -- данные
189 
                ) is
190 
begin
191 
        data_read( cmd, ret, TEST_GEN_WB_CFG_SLAVE+conv_std_logic_vector(reg*8+0, 32), data );
192 
end;
193 
 
194 
 
195 
-- Construct value for REG_TEST_CHECK_WBS_BURST_CTRL
196 
function wb_block_check_burst_ctrl_build (i_ena : in std_logic; ii_ack_dly : in integer; ii_dly_pos : in integer) return std_logic_vector is
197 
variable iv_ret : std_logic_vector(31 downto 0):=(others => '0');
198 
begin
199 
 iv_ret:= x"0000" & i_ena & conv_std_logic_vector( ii_ack_dly, 6) & conv_std_logic_vector( ii_dly_pos, 9);
200 
 return iv_ret;
201 
end wb_block_check_burst_ctrl_build;
202 
 
203 
 
204 
end package     body wb_block_pkg;
205 
 

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.