OpenCores
URL https://opencores.org/ocsvn/pcie_ds_dma/pcie_ds_dma/trunk

Subversion Repositories pcie_ds_dma

[/] [pcie_ds_dma/] [trunk/] [projects/] [sp605_lx45t_wishbone/] [compile.cfg] - Blame information for rev 28

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Line No. Rev Author Line
1 4 dsmv 
[View]
2 
Entity=stend_sp605_wishbone
3 
Architecture=stend_sp605_wishbone
4 
TopLevelType=1
5 
[file:.\src\top\sp605_lx45t_wishbone_sopc_wb.vhd]
6 
Enabled=1
7 
[file:.\src\top\sp605_lx45t_wishbone.vhd]
8 
Enabled=1
9 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_type_pkg.vhd]
10 
Enabled=1
11 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_interrupt.vhd]
12 
Enabled=1
13 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_pb_disp.vhd]
14 
Enabled=1
15 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_reg_access.vhd]
16 
Enabled=1
17 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_rx_engine.vhd]
18 10 dsmv 
Enabled=0
19 4 dsmv 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_rx_engine_m2.vhd]
20 10 dsmv 
Enabled=0
21 4 dsmv 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_rx_engine_m4.vhd]
22 
Enabled=1
23 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_tx_engine.vhd]
24 10 dsmv 
Enabled=0
25 4 dsmv 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_tx_engine_m2.vhd]
26 10 dsmv 
Enabled=0
27 4 dsmv 
[file:.\src\pcie_src\pcie_core64_m1\pcie_ctrl\core64_tx_engine_m4.vhd]
28 
Enabled=1
29 
[file:.\src\pcie_src\pcie_core64_m1\source_s6\cl_s6pcie_m2.vhd]
30 
Enabled=1
31 
[file:.\src\pcie_src\pcie_core64_m1\source_s6\gtpa1_dual_wrapper.vhd]
32 
Enabled=1
33 
[file:.\src\pcie_src\pcie_core64_m1\source_s6\gtpa1_dual_wrapper_tile.vhd]
34 
Enabled=1
35 
[file:.\src\pcie_src\pcie_core64_m1\source_s6\pcie_brams_s6.vhd]
36 
Enabled=1
37 
[file:.\src\pcie_src\pcie_core64_m1\source_s6\pcie_bram_s6.vhd]
38 
Enabled=1
39 
[file:.\src\pcie_src\pcie_core64_m1\source_s6\pcie_bram_top_s6.vhd]
40 
Enabled=1
41 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\axi_basic_rx.vhd]
42 
Enabled=1
43 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\axi_basic_rx_null_gen.vhd]
44 
Enabled=1
45 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\axi_basic_rx_pipeline.vhd]
46 
Enabled=1
47 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\axi_basic_top.vhd]
48 
Enabled=1
49 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\axi_basic_tx.vhd]
50 
Enabled=1
51 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\axi_basic_tx_pipeline.vhd]
52 
Enabled=1
53 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\axi_basic_tx_thrtl_ctl.vhd]
54 
Enabled=1
55 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\cl_v6pcie_m1.vhd]
56 
Enabled=1
57 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\cl_v6pcie_x4.vhd]
58 
Enabled=1
59 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\cl_v6pcie_x4.xco]
60 
Enabled=1
61 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\gtx_drp_chanalign_fix_3752_v6.vhd]
62 
Enabled=1
63 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\gtx_rx_valid_filter_v6.vhd]
64 
Enabled=1
65 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\gtx_tx_sync_rate_v6.vhd]
66 
Enabled=1
67 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\gtx_wrapper_v6.vhd]
68 
Enabled=1
69 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_2_0_v6.vhd]
70 
Enabled=1
71 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_brams_v6.vhd]
72 
Enabled=1
73 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_bram_top_v6.vhd]
74 
Enabled=1
75 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_bram_v6.vhd]
76 
Enabled=1
77 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_clocking_v6.vhd]
78 
Enabled=1
79 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_gtx_v6.vhd]
80 
Enabled=1
81 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_pipe_lane_v6.vhd]
82 
Enabled=1
83 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_pipe_misc_v6.vhd]
84 
Enabled=1
85 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_pipe_v6.vhd]
86 
Enabled=1
87 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_reset_delay_v6.vhd]
88 
Enabled=1
89 
[file:.\src\pcie_src\pcie_core64_m1\source_virtex6\pcie_upconfig_fix_3451_v6.vhd]
90 
Enabled=1
91 
[file:.\src\pcie_src\components\coregen\ctrl_fifo64x34fw.vhd]
92 
Enabled=1
93 
[file:.\src\pcie_src\components\coregen\ctrl_fifo64x37st.vhd]
94 
Enabled=1
95 
[file:.\src\pcie_src\components\coregen\ctrl_fifo64x67fw.vhd]
96 
Enabled=1
97 
[file:.\src\pcie_src\components\coregen\ctrl_fifo64x70st.vhd]
98 
Enabled=1
99 
[file:.\src\pcie_src\components\coregen\ctrl_fifo512x64st_v0.vhd]
100 
Enabled=1
101 
[file:.\src\pcie_src\components\rtl\host_pkg.vhd]
102 
Enabled=1
103 
[file:.\src\pcie_src\components\rtl\core64_pb_transaction.vhd]
104 
Enabled=1
105 
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106 
Enabled=1
107 
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108 
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109 
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110 
Enabled=1
111 
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112 
Enabled=1
113 
[file:.\src\pcie_src\pcie_core64_m1\pcie_fifo_ext\ctrl_dma_ext_cmd.vhd]
114 
Enabled=1
115 
[file:.\src\pcie_src\pcie_core64_m1\pcie_fifo_ext\ctrl_ext_descriptor.vhd]
116 
Enabled=1
117 
[file:.\src\pcie_src\pcie_core64_m1\pcie_fifo_ext\ctrl_main.vhd]
118 
Enabled=1
119 
[file:.\src\pcie_src\pcie_core64_m1\pcie_fifo_ext\ctrl_ram_cmd_pb.vhd]
120 
Enabled=1
121 
[file:.\src\pcie_src\pcie_core64_m1\pcie_fifo_ext\ctrl_ram_cmd.vhd]
122 
Enabled=1
123 
[file:.\src\pcie_src\pcie_core64_m1\pcie_fifo_ext\ctrl_ext_ram.vhd]
124 
Enabled=1
125 
[file:.\src\pcie_src\pcie_core64_m1\pcie_fifo_ext\block_pe_fifo_ext.vhd]
126 
Enabled=1
127 
[file:.\src\pcie_src\pcie_core64_m1\top\pcie_core64_m1.vhd]
128 
Enabled=0
129 
[file:.\src\pcie_src\pcie_core64_m1\top\pcie_core64_m4.vhd]
130 
Enabled=0
131 
[file:.\src\pcie_src\pcie_core64_m1\top\pcie_core64_m6.vhd]
132 
Enabled=1
133 
[file:.\src\pcie_src\components\block_main\block_pe_main.vhd]
134 
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136 
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137 
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138 
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139 
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140 
Enabled=1
141 
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142 
Enabled=1
143 
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144 
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145 
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146 
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147 
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148 
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149 
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150 
Enabled=1
151 
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152 
Enabled=1
153 
[file:.\src\pcie_src\pcie_sim\dsport\pci_exp_usrapp_cfg.vhd]
154 
Enabled=1
155 
[file:.\src\pcie_src\pcie_sim\dsport\pci_exp_usrapp_pl.vhd]
156 
Enabled=1
157 
[file:.\src\pcie_src\pcie_sim\dsport\pci_exp_usrapp_rx_m2.vhd]
158 
Enabled=1
159 
[file:.\src\pcie_src\pcie_sim\dsport\pci_exp_usrapp_tx_m2.vhd]
160 
Enabled=1
161 
[file:.\src\pcie_src\pcie_sim\dsport\test_interface.vhd]
162 
Enabled=1
163 
[file:.\src\pcie_src\pcie_sim\dsport\xilinx_pcie_rport_m2.vhd]
164 
Enabled=1
165 
[file:.\src\wishbone\coregen\ctrl_fifo1024x64_st_v1.vhd]
166 
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167 
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168 
Enabled=1
169 
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170 
Enabled=1
171 
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172 
Enabled=1
173 
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174 
Enabled=1
175 
[file:.\src\wishbone\cross\wb_conmax_pri_dec.v]
176 
Enabled=1
177 
[file:.\src\wishbone\cross\wb_conmax_pri_enc.v]
178 
Enabled=1
179 
[file:.\src\wishbone\cross\wb_conmax_rf.v]
180 
Enabled=1
181 
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182 
Enabled=1
183 
[file:.\src\wishbone\cross\wb_conmax_top.v]
184 
Enabled=1
185 
[file:.\src\wishbone\cross\wb_conmax_top_pkg.vhd]
186 
Enabled=1
187 
[file:.\src\wishbone\block_test_generate\block_generate_wb_burst_slave.v]
188 
Enabled=1
189 
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190 
Enabled=1
191 
[file:.\src\wishbone\block_test_generate\block_generate_wb_pkg.vhd]
192 
Enabled=1
193 
[file:.\src\wishbone\block_test_generate\cl_test_generate.vhd]
194 
Enabled=1
195 
[file:.\src\wishbone\block_test_generate\block_test_generate_wb.vhd]
196 
Enabled=1
197 
[file:.\src\wishbone\block_test_check\block_check_wb_pkg.vhd]
198 
Enabled=1
199 
[file:.\src\wishbone\block_test_check\block_check_wb_burst_slave.v]
200 
Enabled=1
201 
[file:.\src\wishbone\block_test_check\block_check_wb_config_slave.vhd]
202 
Enabled=1
203 
[file:.\src\wishbone\block_test_check\cl_test_check.vhd]
204 
Enabled=1
205 
[file:.\src\wishbone\block_test_check\block_test_check_wb.vhd]
206 
Enabled=1
207 
[file:.\src\testbench\stend_sp605_wishbone.vhd]
208 
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209 
[file:.\src\testbench\test_pkg.vhd]
210 
Enabled=1
211 
[file:.\src\testbench\wb_block_pkg.vhd]
212 
Enabled=1
213 
[file:.\src\testbench\ahdl\test_gen.awf]
214 
Enabled=1
215 
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216 
Enabled=1
217 
[file:.\src\testbench\ahdl\rx.awf]
218 
Enabled=1
219 
[file:.\src\testbench\ahdl\tx.awf]
220 
Enabled=1
221 10 dsmv 
[file:.\src\testbench\ahdl\run_ahdl.tcl]
222 
Enabled=1

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