Subversion Repositories pcie_ds_dma

[Project]

Current Flow=Multivendor

VCS=0

version=3

Current Config=compile

[Configurations]

compile=sp605_lx45t_wishbone

[Library]

sp605_lx45t_wishbone=.\sp605_lx45t_wishbone.LIB

[Settings]

AccessRead=0

AccessReadWrite=0

AccessACCB=0

AccessACCR=0

AccessReadWriteSLP=0

AccessReadTopLevel=1

DisableC=1

ENABLE_ADV_DATAFLOW=0

SYNTH_TOOL=MV_XST122

IMPL_TOOL=MV_ISE122

CSYNTH_TOOL=

PHYSSYNTH_TOOL=

FLOW_TYPE=HDL

LANGUAGE=VHDL

FLOWTOOLS=IMPL_WITH_SYNTH

ON_SERVERFARM_SYNTH=0

ON_SERVERFARM_IMPL=0

ON_SERVERFARM_SIM=0

DVM_DISPLAY=NO

REFRESH_FLOW=1

FAMILY=Xilinx12x VIRTEX5

RUN_MODE_SYNTH=0

VerilogDirsChanged=1

WireDelay=2

NoTchkMsg=1

NoTimingChecks=1

HESPrepare=0

EnableXtrace=0

SplitNetVectors=0

StackMemorySize=32

RetvalMemorySize=32

VsimAdditionalOptions=-relax

ReportAssertionsActivations=0

TrackAssertionFailures=1

ReportAssertionsFailures=1

AssertionFailureLimit=0

AssertionFailureAction=Continue

TrackAssertionPasses=1

ReportAssertionPasses=0

AssertionPassLimit=0

ReportUnfinishedAssertions=1

TrackCoverMatches=1

ReportCoverMatches=1

CoverAction=Continue

ReportDroppedCoverEvaluations=0

ReportActivatedCoverEvaluations=0

fileopeninsrc=1

fileopenfolder=E:\prog\ds_dma_project\sp605_lx45t_wishbone

DisableVitalMsg=1

VitalAccel=1

VitalGlitches=1

DisableIEEEWarnings=1

[LocalVerilogSets]

EnableSLP=1

EnableDebug=1

VerilogLanguage=4

Strict=0

Strict2001=

SystemVerilog3=

StrictLRMMode=

VerilogNoSpecify=0

WarningPrnLevel=1

ErrorOutputLimit=0

OptimizationLevel=2

ProtectLevel=0

AdditionalOptions=

MonitoringOfEventsUDP=0

DisablePulseError=0

HasInitialRegsValue=0

InitialRegsValue=X

[LocalVhdlSets]

CompileWithDebug=1

DisableVHDL87Key=0

EnableVHDL93Key=0

EnableVHDL2002Key=1

EnableVHDL2006Key=0

EnableVHDL2008Key=0

NetlistCompilation=1

Syntax RelaxLRM=0

MaxErrorsKey=100

OptimizationLevel=3

DisableRangeChecks=0

ProtectLevel=0

AdditionalOptions=

IncrementalCompilation=0

ReorderOnFirstRebuild=1

ElaborationAfterCompilation=0

PrintErrWarnOnly=0

GenMultiplatformLib=0

VhdlChangeEvalAsynchronous=0

VhdlDisableAssertionsProcessing=0

[$LibMap$]

sp605_lx45t_wishbone=.

Active_lib=VIRTEX5

xilinxun=VIRTEX5

UnlinkedDesignLibrary=VIRTEX5

DESIGNS=VIRTEX5

[IMPLEMENTATION]

UCF=

FLOW_STEPS_RESET=0

[IMPLEMENTATION_XILINX12]

impl_opt(dont_run_translate)=0

impl_opt(dont_run_map)=0

impl_opt(dont_run_place)=0

impl_opt(dont_run_trace)=0

impl_opt(dont_run_simulation)=0

impl_opt(dont_run_fit)=0

impl_opt(dont_run_bitgen)=1

[HierarchyViewer]

SortInfo=u

HierarchyInformation=stend_sp605_wishbone|stend_sp605_wishbone|0

ShowHide=ShowTopLevel

Selected=

[DefineMacro]

Global=

[Folders]

Name3=Makefiles

Directory3=e:\prog\pcie_ds_dma\trunk\projects\sp605_lx45t_wishbone\

Extension3=mak

Name4=Memory

Directory4=e:\prog\pcie_ds_dma\trunk\projects\sp605_lx45t_wishbone\src

Extension4=mem;mif;hex

Name5=Dll Libraries

Directory5=e:\prog\pcie_ds_dma\trunk\projects\sp605_lx45t_wishbone\

Extension5=dll

Name6=PDF

Directory6=e:\prog\pcie_ds_dma\trunk\projects\sp605_lx45t_wishbone\

Extension6=pdf

Name7=HTML

Directory7=e:\prog\pcie_ds_dma\trunk\projects\sp605_lx45t_wishbone\

Extension7=

[Groups]

pcie_src=1

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testbench=1

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top=1

wishbone=1

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wishbone\cross=1

wishbone\doc=1

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wishbone\testbecnh=1

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wishbone\testbecnh\dev_wb_cross\sim=1

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testbench\log=1

[Verilog Library]

ovi_unimacro=

ovi_unisim=

ovi_xilinxcorelib=

[Files]

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