Subversion Repositories pcie_ds_dma

[Project]

Current Flow=Multivendor

VCS=0

version=3

Current Config=compile

[Configurations]

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[Library]

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[Settings]

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AccessReadWrite=0

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AccessReadWriteSLP=0

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NoTimingChecks=0

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ReportAssertionsFailures=1

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ReportDroppedCoverEvaluations=0

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[LocalVerilogSets]

EnableSLP=1

EnableDebug=1

VerilogLanguage=4

Strict=0

Strict2001=

SystemVerilog3=

StrictLRMMode=

VerilogNoSpecify=0

WarningPrnLevel=1

ErrorOutputLimit=0

OptimizationLevel=2

ProtectLevel=0

AdditionalOptions=

MonitoringOfEventsUDP=0

DisablePulseError=0

HasInitialRegsValue=0

InitialRegsValue=X

PriorityLibNames=ovi_unisim;ovi_xilinxcorelib;ovi_unimacro;

[LocalVhdlSets]

CompileWithDebug=1

[$LibMap$]

sp605_lx45t_wishbone=.

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xilinxun=VIRTEX5

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DESIGNS=VIRTEX5

[IMPLEMENTATION]

UCF=

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[IMPLEMENTATION_XILINX12]

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[HierarchyViewer]

SortInfo=u

HierarchyInformation=ctrl_fifo64x37st|ctrl_fifo64x37st_a|0 stend_sp605_wishbone|stend_sp605_wishbone|0

ShowHide=ShowTopLevel

Selected=

[DefineMacro]

Global=

[Verilog Library]

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ovi_unisim=

ovi_xilinxcorelib=

[Folders]

Name3=Makefiles

Directory3=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\

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Name4=Memory

Directory4=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\src

Extension4=mem;mif;hex

Name5=Dll Libraries

Directory5=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\

Extension5=dll

Name6=PDF

Directory6=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\

Extension6=pdf

Name7=HTML

Directory7=e:\prog\ds_dma_project\trunk\projects\sp605_lx45t_wishbone\

Extension7=

[Groups]

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[Files]

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[Files.Data]

.\src\pcie_src\components\block_main\block_pe_main.vhd=VHDL Source Code

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