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1 136 guanucolui
 
2
\chapter{El proyecto PHR}
3
\label{chap:proy-phr}
4
 
5 273 guanucolui
\ifpdf
6
    \graphicspath{{ProyectoPHR/Figs/Raster/}{ProyectoPHR/Figs/PDF/}{ProyectoPHR/Figs/}}
7
\else
8
    \graphicspath{{ProyectoPHR/Figs/Vector/}{ProyectoPHR/Figs/}}
9
\fi
10
 
11 136 guanucolui
\section{Estructura general del proyecto}
12
\label{sec:estruct-gral}
13
 
14 281 guanucolui
Al comienzo de la década de los 90s surgieron varios trabajos donde se planteaba la necesidad de una plataforma educativa orientada a la implementación de diseños lógicos digitales basados en PLDs. Los principales demandantes eran diseñadores de arquitecturas de microprocesadores, desarrollos que años anteriores resultaban dificultosos por el costo de la implementación en \textsl{hardware}. El avance en el proceso de integración de los circuitos integrados ha llevado a que se desarrollen plataformas más complejas que ofrecen una gran cantidad de recursos de hardware. Al día de hoy se han generado varios proyectos desarrollados por instituciones académicas, otras con especificaciones abiertas y también con fines comerciales. Todos estos trabajos tienen algunas características en común\footnote{La caracterización anterior no es un intento de generalizar a todas las plataformas educativas basadas en PLDs, pero sí resulta útil para definir el perfil de la plataforma que se describe en este trabajo.}:
15
 
16
\begin{itemize}
17
\item El dispositivo lógico programable central es una FPGA
18
\item Poseen Memoria de configuración de la FPGA
19
\item El acceso al dispositivo es a través de JTAG
20
\item Disponen de algún software para interactuar con la plataforma desde una computadora
21
\item Tienen dos perfiles de diseño:
22
  \begin{itemize}
23
  \item Para la implementación de sistemas lógicos generales
24
  \item Orientado a un área específica
25
  \end{itemize}
26
\end{itemize}
27
 
28
En función del perfil del usuario de la plataforma se definen los dispositivos que se utilizarán. La Tabla \ref{tab:rec-plataforma} ilustra una clasificación de los recursos que ofrecen diferentes plataformas basada en dispositivos PLDs. A niveles iniciales en el estudio de la lógica digital se requieren periféricos básicos como ser llaves conmutadoras de estados lógicos, pulsadores, dispositivos indicadores como diodos LED, etc. A un nivel medio se manejan controladores para display gráficos LCD/LED, comunicaciones entre varios dispositivos mediante SPI, I2C, etc. Y por último, en la formación de especialistas de sistemas embebidos, se requieren recursos como interfaces físicos para ethernet, controladores HDMI, USB, y otros más.
29
 
30
\begin{table}[!t]
31
\renewcommand{\arraystretch}{1.3}
32
\caption{Recursos de hardware en función de los niveles de aprendizaje}
33
\label{tab:rec-plataforma}
34
\centering
35
\begin{tabular}{|l|c|c|c|}
36
\hline
37
\multirow{2}{*}{Nivel} & Llaves/pulsadores & ADC\&DAC/SPI & USB/ETH \\
38
                       & Diodos LED & Display LCD/VGA & HDMI \\
39
\hline
40
Inicial & $\checkmark$ & & \\
41
\hline
42
Medio & $\checkmark$ & $\checkmark$ & \\
43
\hline
44
Avanzado & $\checkmark$ & $\checkmark$ & $\checkmark$ \\
45
\hline
46
\end{tabular}
47
\end{table}
48
 
49
La estructura del proyecto \emph{Plataforma de Hardware Reconfigurable} debe ser un proyecto a medida de las necesidades en la  enseñanza de los sistemas digitales lógicos en las cátedras iniciales. Se debe ofrecen recursos básicos para que los estudiantes interactúen con la tecnología de los dispositivos PLDs, pero también dispone de puertos para conectar otros recursos físicos permitiendo que estudiantes avanzados puedan hacer uso de ellas sin limitaciones. Al ser publicado bajo licencia libre/abierta permitirá que el diseño, o parte de él, sirva como referencia a otras instituciones académicas que se encuentren en búsqueda de una plataforma para implementar en sus diferentes cátedras.
50
 
51 299 guanucolui
\section{Consideraciones sobre la estructura de las placas}
52 136 guanucolui
\label{sec:def-estr-placas}
53
 
54 281 guanucolui
Las dimensiones y disposiciones de las diferentes placas que forman este proyecto también ha requerido un previo análisis por parte de los desarrolladores. Si bien parece un tema trivial, las consecuencias de las definiciones a tomar implican alteraciones tanto funcionales como económicas.
55
 
56
Como se describió en la Sección \ref{sec:estruct-gral}, en esta parte del desarrollo se conoce que dispositivos electrónicos se van a incluir en nuestro proyecto como así también las dimensiones y distribuciones que se puede tomar. Los principales dispositivos que requieren mayor importancia y que definirán la estructura física del diseño son:
57
 
58
\begin{itemize}
59
\item Dispositivo Lógico Programable (FPGA)
60
\item Memoria de programación
61
\item Interfaz USB-JTAG
62
\item Sistema de alimentación
63
\item Periféricos
64
\end{itemize}
65
 
66
Las primeras observaciones que se hicieron sobre estos puntos fue la posibilidad de dar el mayor uso y flexibilidad a todos los recursos a implementar. Por ejemplo, para el caso del interfaz USB-JTAG se podría implementar en forma aislada a la placa principal del proyecto. Eso permitiría que reutilizar esta interfaz con otros proyectos. Pero si esto se realizara se incrementaría el costo del proyecto pues se necesitaría fabricar una placa aislada que, si bien puede que ocupe el mismo área que si se integraría el diseño a la placa principal, los costos de fabricación son mayores. Además, por el perfil del proyecto, se intentó implementar diseños publicados en forma libre por la comunidad de \emph{Hardware Libre}. Un ejemplo de esto es la decisión de utilizar el sistema de alimentación desarrollado por el Instituto Nacional de Tecnología Industrial, lo que se describirá con mayor detalle en secciones futura. En definitiva, todos los análisis llevaron a la diseño e implementación de tres placas que integran todos los requerimientos planteados al iniciar el desarrollo.
67
 
68 136 guanucolui
\section{Selección de dispositivos principales}
69
\label{sec:sel-disp-prin}
70
 
71 284 guanucolui
Los dispositivos principales del proyecto, enunciados en la sección anterior, deben ser definidos al comenzar con el desarrollo. Una vez que se decida porque dispositivos utilizar, los demás componentes electrónicos serán funcionales a estos primeros.
72 281 guanucolui
 
73 284 guanucolui
\subsection{Dispositivos FPGA}
74
\label{sec:sel-disp-prin-fpga}
75 281 guanucolui
 
76 284 guanucolui
La FPGA que se utiliza pertenece a la familia Spartan-3 de Xilinx Inc. Esta familia a la vez se clasifican en
77 281 guanucolui
 
78 284 guanucolui
\begin{itemize}
79
\item Familia Spartan-3A extendida (bajo costo):
80
  \begin{itemize}
81
  \item Spartan-3A
82
    \begin{itemize}
83
    \item Ideal para uso de interfaz entre dispositivos.
84
    \end{itemize}
85
  \item Spartan-3A DSP
86
    \begin{itemize}
87
    \item Mayor densidad de recursos en comparación que la familia Spartan-3A
88
    \item Dispone de un dispositivo DSP (DSP48A)
89
    \end{itemize}
90
  \item Spartan-3AN
91
    \begin{itemize}
92
    \item Dispositivos no volátiles
93
    \item Ideal para aplicaciones con restricciones de espacio
94
    \end{itemize}
95
  \end{itemize}
96
\item Familia Spartan-3E
97
\item Familia Spartan-3
98
\end{itemize}
99 281 guanucolui
 
100 284 guanucolui
Altera, Atmel y otros fabricantes de FPGAs también presentan familias similares a las Spartan-3. Aquí se optó por Xilinx Inc. debido a la experiencia en software/hardware con que cuenta el Centro de Investigación\footnote{CUDAR -- Centro Universitario de Desarrollo en Automoción y Robótica.} donde se desarrolla el proyecto. La familia extendida Spartan-3A es la que se utiliza en el diseño de la PHR, que   se distingue en la comparativa entre costo y recursos de hardware. Las Spartan-3A, permiten una gran variedad de modos de configuración en contraste con la familia Spartan-3. Por otro lado, no es necesaria una gran capacidad de procesamiento que justifique la inclusión de un DSP, debido al perfil del usuario de la plataforma que se desarrolla. Algunas de las características más relevantes de esta familia de FPGA son,
101
\begin{itemize}
102
\item $Vin_{Máx}$: 4,6V. Compatible con fuentes de 3.3V +/- 10\%.
103
\item Señales estándar: LVCMOS, LVTTL, HSTL y SSTL.
104
\item Driver de salida hasta 24mA.
105
\item Tasa de transferencia 622Mb/s.
106
\item 18x18 multiplicadores dedicados con \textsl{pipeline} opcional.
107
\item Puerto programación/debug JTAG IEEE 1149.1/1532.
108
\item Digital Clock Manager (DCMs)
109
  \begin{itemize}
110
  \item Rango de frecuencia 5Mhz hasta 300Mhz.
111
  \end{itemize}
112
\item  Ocho global clock.
113
\item Interfaz de configuración para PROMs estándar.
114
  \begin{itemize}
115
  \item PROM flash SPI, bajo costo.
116
  \item PROM flash NOR paralelo x8 o x8/x16.
117
  \end{itemize}
118 299 guanucolui
\item Reconfiguración automática Multi-boot entre dos archivos.
119 284 guanucolui
\item \textsl{Package} de bajo costo QFP y BGA.
120
\end{itemize}
121
 
122
La arquitectura de la Spartan-3 consiste de cinco elementos fundamentales funcionales programables:
123
\begin{description}
124
\item[Configurable Logic Block (CLBs)] contienen flexibles \textsl{Look-Up Tables} (LUTs) que implentan elementos lógicos usados como flip-flop o \textsl{latch}.
125
\item[Input/Output Blocks (IOBs)] controla el flujo de datos entre los pines de I/O y la lógica interna del dispositivo. Los IOBs soportan flujo de datos bidireccionales además de operaciones 3-\textsl{state}.
126
\item[Block RAM] provee almacenamiento de datos en la forma de bloques \textsl{dual-port} de 18Kbit.
127
\item[Multiplier Blocks] toma dos números binarios de 18bit como entrada y calcula el producto. La línea Spartan-3A DSP incluye bloques especiales DSP.
128
\item[Digital Clock Manager (DCM)] Block proporciona auto-calibración, retardos, multiplicadores, divisores, y señales de clock de cambio de fase (\textsl{phase-shifting}).
129
\end{description}
130
 
131
La generación de FPGAs Spartan-3 son programadas por la carga de datos de configuración en dispositivos sólidos, reprogramables, \textsl{static CMOS configuration latches} (CCLs) que en conjunto controla todo los elementos funcionales y designan las fuentes. El dato de configuración de las FPGA es almacenado en dispositivos externos como una PROM o algún dispositivo no-volátil.
132
 
133
Todas las señales que entran y salen de la FPGA deben pasar a través de los recursos I/O, conocidos como IOBs. Ya que las FPGAs son usadas en muchas aplicaciones complejas, estos dispositivos deben soportan un incremento variable de I/O. La revolucionaría \emph{SelectIO} (patentado por xilinx), que contiene la Spartan-3 reúne esta necesidad proporcionando una enorme \emph{configurabilidad}, alto \textsl{performance} de recursos adecuados para aplicaciones como son memorias de alta velocidad y interfaces de placas complejas programables.
134
 
135
La generación de FPGA Spartan-3 simplifica diseños de alto-\textsl{performance} ofreciendo un seleccionable diseño I/O estándar para entrada y salida. Más de 20 diferentes estándares son soportados en cada familia, con diferentes especificaciones de corriente, voltaje, I/O baffering, y terminaciones técnicas. Como un resultado, la generación de FPGA Spartan-3 puede ser usada para transformadas integrales discreta y drive direccional en muchas placas avanzadas, buses, y memorias. Directamente proporciona el interfaz estándar necesario no solo para eliminar el costo externo de traslación, sino también mejora significativamente la velocidad de \emph{chip-to-chip} y reduce el consumo de potencia.
136
 
137 299 guanucolui
La FPGA que se utiliza pertenece a la familia Spartan-3 de Xilinx Inc. Esta familia a la vez se clasifican en
138
 
139
\begin{itemize}
140
\item Familia Spartan-3A extendida (bajo costo):
141
  \begin{itemize}
142
  \item Spartan-3A
143
    \begin{itemize}
144
    \item Ideal para uso de interfaz entre dispositivos.
145
    \end{itemize}
146
  \item Spartan-3A DSP
147
    \begin{itemize}
148
    \item Mayor densidad de recursos en comparación que la familia Spartan-3A
149
    \item Dispone de un dispositivo DSP (DSP48A)
150
    \end{itemize}
151
  \item Spartan-3AN
152
    \begin{itemize}
153
    \item Dispositivos no volátiles
154
    \item Ideal para aplicaciones con restricciones de espacio
155
    \end{itemize}
156
  \end{itemize}
157
\item Familia Spartan-3E
158
\item Familia Spartan-3
159
\end{itemize}
160
 
161
Altera, Atmel y otros fabricantes de FPGAs también presentan familias similares a las Spartan-3. Aquí se optó por Xilinx Inc. debido a la experiencia en software/hardware con que cuenta el Centro de Investigación\footnote{CUDAR -- Centro Universitario de Desarrollo en Automoción y Robótica.} donde se desarrolla el proyecto. La familia extendida Spartan-3A es la que se utiliza en el diseño de la PHR, que   se distingue en la comparativa entre costo y recursos de hardware. Las Spartan-3A, permiten una gran variedad de modos de configuración en contraste con la familia Spartan-3. Por otro lado, no es necesaria una gran capacidad de procesamiento que justifique la inclusión de un DSP, debido al perfil del usuario de la plataforma que se desarrolla. Las principales características de las FPGAs Spartan-3A se describen en la Tabla \ref{tab:char-fpga}.
162
 
163
\begin{table}[!t]
164
%increase table row spacing, adjust to taste
165
\renewcommand{\arraystretch}{1.3}
166
% if using array.sty, it might be a good idea to tweak the value of
167
% \extrarowheight as needed to properly center the text within the cells
168
\caption{Característica de la familia Spartan-3A}
169
\label{tab:char-fpga}
170
\centering
171
% Some packages, such as MDW tools, offer better commands for making tables
172
% than the plain LaTeX2e tabular which is used here.
173
\begin{tabular}{|l|c|c|c|c|}
174
\hline
175
\multirow{2}{*}{\textbf{Devices}} & \textbf{System} & \textbf{Block RAM} & \textbf{Dedicated} &  \textbf{Maximum} \\
176
 & \textbf{Gates} & \textbf{bits} & \textbf{Multipliers} & \textbf{User I/O} \\
177
\hline
178
XC3S50A & 50K & 54K & 3 & 144 \\
179
\hline
180
\textbf{XC3S200A} & \textbf{200K} & \textbf{288K} & \textbf{16} & \textbf{248} \\
181
\hline
182
XC3S400A & 400K & 360K & 20 & 311 \\
183
\hline
184
XC3S700A & 700K & 360K & 20 & 372 \\
185
\hline
186
XC3S1400A & 1400K & 576K & 32 & 502 \\
187
\hline
188
\end{tabular}
189
\end{table}
190
 
191
El dispositivo seleccionado, como se puede ver en la Tabla \ref{tab:char-fpga}, es el XC3S200A. Éste cuenta con una gran densidad de recursos de hardware (200K compuertas lógicas) a la vez que se puede encontrar en un encapsulado de pequeñas dimensiones (VQ100) que facilita el diseño del PCB (Printed Board Circuit). En este encapsulado se puede contar con 68 puertos de entrada/salida (I/O) para ser utilizados externamente a diferentes tecnologías programables (LVTTL, LVCMOS33/25/18, entre otros). El perfil del diseño de la PHR no requiere de una gran cantidad de puertos de I/O debido a las aplicaciones para las que se lo diseña.
192
 
193 284 guanucolui
\subsection{Memoria de configuración}
194
\label{sec:sel-disp-prin-mem}
195
 
196 299 guanucolui
La tecnología utilizada en las FPGAs Spartan-3A requieren de una memoria externa que configure al dispositivo ya que es volátil. Esta familia permite la utilización de varios tipos de memorias como modos de configuración para embeber el diseño digital en la FPGA. Xilinx comercializa memorias Flash PROM para todas sus familias de FPGA. Hay una relación directa entre la capacidad lógica de una FPGA con el tamaño de la memoria de configuración, en la Tabla \ref{tab:mem-fpga} se puede apreciar esta relación para el caso de la familia Spartan-3A.
197 284 guanucolui
 
198 299 guanucolui
\begin{table}[!t]
199
\renewcommand{\arraystretch}{1.3}
200
\caption{Tipo de memoria para la familia Spartan-3A}
201
\label{tab:mem-fpga}
202
\centering
203
\begin{tabular}{|l|c|c|}
204
\hline
205
\multirow{2}{*}{\textbf{Devices}} & \textbf{Configuration} & \textbf{ISP PROM} \\
206
 & \textbf{Bits} & \textbf{Solution} \\
207
\hline
208
XC3S50A   & 437,312   & XCF01S \\
209
\hline
210
\textbf{XC3S200A}  & \textbf{1,196,128} & \textbf{XCF02S} \\
211
\hline
212
XC3S400A  & 1,886,560 & XCF02S \\
213
\hline
214
XC3S700A  & 2,732,640 & XCF04S \\
215
\hline
216
XC3S1400A & 4,755,296 & XCF08P     \\
217
\hline
218
\end{tabular}
219
\end{table}
220 284 guanucolui
 
221 299 guanucolui
Tanto la FPGA como la memoria de configuración Flash PROM se encuentran conectadas en cadena a través de una interfaz JTAG Boundary-Scan (IEEE 1149.1) que Xilinx Inc. implementa en sus dispositivos FPGAs, CPLDs y memorias Flash PROM para transferir los diseños sintetizados.
222 284 guanucolui
 
223 136 guanucolui
\section{Descripción de las placas}
224
\label{sec:desc-placas}
225
 
226 299 guanucolui
La \emph{Plataforma de Hardware Reconfigurable} (PHR) consiste fundamentalmente en tres módulos de soporte físico. El módulo principal es  la \emph{placa PHR} donde se encuentran el chip FPGA, relojes, interfaces de entradas y salidas, periféricos (tales como LEDs, botones, llaves DIP, Displays de siete segmentos), etc.
227
 
228
Además tiene conectores especiales para otros dos módulos sin los cuales la placa principal carece de funcionalidad. Uno de ellos se emplea para la regulación de las tensiones que alimentan al resto de los dispositivos. Se trata de la denominada \emph{placa S3Power}. El otro módulo es una interfaz de comunicaciones necesaria para configurar la FPGA o escribir la memoria PROM de configuración y se dispone en la  \emph{placa OOCD Link}.
229
 
230
La conexión de las placas auxiliares a la principal se ilustra en la Fig. \ref{intro:conexionado}. La placa S3Power se acopla con los conectores que se indican con los números 8 y 16 en la Fig. \ref{intro:componentes}, mientras que la OOCD Link se une a la principal (mediante un adaptador) con los pines demarcados con 7. Esta última, a diferencia de la S3Power, no precisa estar siempre conectada, pero si cada ves que se desee configurar la FPGA o grabar su memoria PROM.
231
 
232
\begin{figure}[h!]
233
\begin{center}
234
  \includegraphics{./img/intro/placasConexionado.pdf}
235
\end{center}
236
\caption[Conexionado de las placas]{Conexionado de la placa PHR con las placas auxiliares.}
237
\label{intro:conexionado}
238
\end{figure}
239
 
240
\section{Diagrama de bloques del hardware}
241
 
242
Un esquema algo mas detallado del funcionamiento de la plataforma se ilustra en la Fig. \ref{intro:bloques}. En líneas punteadas se demarcan las distintas plaquetas, y en línea continua se muestran los bloques que componen a cada una. Cuando hay funciones desempeñadas por un chip en particular los rectángulos se destacan con un fondo gris.
243
 
244
\begin{figure}[h]
245
\begin{center}
246
  \includegraphics{./img/intro/block.pdf}
247
\end{center}
248
\caption[Diagrama de bloques de la plataforma]{Diagrama de bloques de la plataforma.}
249
\label{intro:bloques}
250
\end{figure}
251
 
252
La función de la placa S3Power la realiza principalmente el \emph{chip TPS75003} el cuál tiene un regulador lineal y controladores para dos fuentes conmutadas, lo cual permite suministrar energía regulada con tres valores de tensión y distintas características de arranque\footnote{Una explicación mas detallada de \emph{S3Power} puede consultarse en el capítulo \ref{sec:s3power-placa}.}.
253
Los voltajes utilizados por la FPGA son de 1.2V, 2.5V y 3.3V.
254
 
255
En la placa PHR, la FPGA se conecta a los distintos periféricos que se distinguen en la Fig. \ref{intro:bloques} con un fondo amarillo. El conjunto de periféricos está compuesto por \emph{LEDs}, \emph{Llaves DIP},  \emph{Botones}, el \emph{display de siete segmentos cuádruple} y el \emph{puerto serie}\footnote{Mas información sobre \emph{periféricos} en capítulo \ref{sec:phr-placa}, página \pageref{phr:sec:perifericos}.}.
256
 
257
Un recurso que puede facilitar el diseño de los proyectos es la señal de reloj. La placa PHR pone a disposición del usuario diversas señales de clock que van desde  una frecuencia mínima de 977 Hz hasta una frecuencia máxima de 50MHz\footnote{Mas información sobre \emph{relojes} en capítulo \ref{sec:phr-placa}, página \pageref{phr:sec:clocks}.}.
258
 
259
Para que la placa sea apta además para la realización de prototipos, se incluyeron dos conectores, con los cuales se el usuario tine acceso directo a los pines de la FPGA\footnote{Mas información sobre \emph{entradas y salidas de propósito general} en capítulo \ref{sec:phr-placa}, página \pageref{phr:sec:gpio}.}.
260
 
261
La placa OOCD Link incluye el \emph{chip FT2232D} que establece una interfaz JTAG controlable mediante una conexión USB. Un anillo JTAG se establece con la FPGA y la memoria PROM, esta ultima implementada con el \emph{chip XCF02S}\footnote{Mas información sobre la \emph{placa OOCD Link} en capítulo \ref{sec:oocdlink-placa}. Sobre el proceso de configuración refiérase a la sección \emph{Configuración de la FPGA} del capítulo \ref{sec:phr-placa}, página \pageref{phr:sec:fpga_conf}.}.
262
 
263
 
264
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
265
%NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION%
266
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
267
 
268
\section{Componentes de la placa principal}
269
 
270
En la Fig. \ref{intro:componentes} se tiene la vista superior de la placa PHR con sus principales componentes demarcados. Según la numeración, estos componentes son:
271
 
272
\begin{figure}[h!]
273
\begin{center}
274
  \includegraphics{./img/intro/phr_top.pdf}
275
\end{center}
276
\caption[Componentes de la placa PHR]{Componentes de la placa PHR.}
277
\label{intro:componentes}
278
\end{figure}
279
 
280
\begin{enumerate}
281
 
282
\item Selector de \textsl{clocks}.
283
\item Conector de módulos externos macho.
284
\item Conector de módulos externos hembra.
285
\item Entrada de voltaje de alimentación (5V).
286
\item Selector de modo de configuración.
287
\item Boton de RESET.
288
\item Conector de la plaqueta \emph{OOCDLink}.
289
\item Conector de alimentación de la placa \emph{S3Power}.
290
\item Memoria PROM.
291
\item LEDs.
292
\item Llaves DIP.
293
\item Chip FPGA XC3S200A.
294
\item Botones pulsadores.
295
\item Display de 7 segmentos cuádruple.
296
\item Conector para puerto serie.
297
\item Conector de alimentación para la placa PHR desde S3Power.
298
 
299
\end{enumerate}
300
 
301
\section{PHR}
302 136 guanucolui
\label{sec:phr-placa}
303
 
304 299 guanucolui
\subsection{El chip FPGA}
305
 
306
 
307
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
308
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
309
 
310
\subsubsection{Características principales}
311
 
312
\begin{itemize}
313
\item Número de compuertas: 200K
314
\item Celdas lógicas equivalentes: 4032
315
\item CLBs: 448 (distribuidos en 32 filas y 16 columnas)
316
\item Bits de RAM distribuida: 28K
317
\item Bits de Bloques de RAM: 288K
318
\item Multiplicadores dedicados: 16
319
\item DCMs: 4
320
\item Máximo número de E/S = 248
321
\item E/S pares diferenciales máximo: 112
322
 
323
\end{itemize}
324
 
325
 
326
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
327
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
328
 
329
\subsubsection{Descripción de la arquitectura}
330
 
331
La familia Spartan-3A tiene cinco bloques fundamentales a tener en cuenta respecto de la arquitectura:
332
 
333
\begin{description}
334
 
335
\item[Bloques Lógicos Configurables (CLBs)] contienen \textsl{Look-Up Tables} (LUTs) que implementan funciones lógicas y además sirven como elementos de almacenamiento.
336
 
337
\item[Bloques de Entrada/Salida (IOBs)] controlan el flujo de datos entre los pines de E/S y la lógica interna del dispositivo. Los IOBs soportan datos en forma bidireccional además de la operación 3-state.
338
 
339
\item[Bloque de RAM] sirve como forma de almacenamiento.
340
 
341
\item[Bloques multiplicadores] aceptan como entrada dos números de 18 bits cada uno y calcula el producto entre ambos.
342
 
343
\item[Bloque DCM (\textsl{Digital Clock Manager})] tiene la capacidad para distribuir, retardar, multiplicar, dividir y desplazar en fase las señales de clock.
344
 
345
\end{description}
346
 
347
\begin{figure}[h]
348
\begin{center}
349
  \includegraphics{./img/phr/arquitectura.pdf}
350
\end{center}
351
\caption[Bloques fundamentales de la FPGA]{Bloques fundamentales de la FPGA.}
352
\label{phr:arquitectura}
353
\end{figure}
354
 
355
Para el caso del chip XC3S200A, la Fig. \ref{phr:arquitectura} muestra la organización de estos bloques fundamentales dentro del dispositivo. Los IOBs se ubican alrededor de la matriz de CLBs. Los bloques de memoria RAM se encuentran en dos columnas, en cada una se disponen varios bloques de RAM de 18 Kbit asociados con un multiplicador dedicado. Dos DCM se ubican en el centro hacia arriba y otros dos en el centro hacia abajo.,
356
 
357
 
358
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
359
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
360
 
361
\subsubsection{Capacidades de E/S}
362
 
363
La familia Spartan-3A soporta varios estándares para sus entradas y salidas que deberán ser configurados apropiadamente para el uso específico.
364
 
365
\begin{itemize}
366
\item Terminales simples
367
%Para el caso de terminaciones simples estas FPGAs cumplen con:
368
\begin{itemize}
369
\item TTL de 3.3V (LVTTL).
370
\item CMOS de bajo voltaje (LVCMOS) en tensiones de 3.3V, 2.5V, 1.8V, 1.5V o 1.2V.
371
\item PCI de 3.3V a frecuencias de 33MHz o 66MHz.
372
\item HSTL I, II y III a 1.5V y 1.8V (comúnmente usado en memorias).
373
\item SSTL I y II a 1.8V, 2.5V y 3.3V (comúnmente usado en memorias).
374
\end{itemize}
375
 
376
%Los estándares con terminación diferencial que soportan son:
377
\item Terminales diferenciales
378
\begin{itemize}
379
\item Entradas/Salidas LVDS, mini-LVDS, RSDS y PPDS a 2.5V o 3.3V.
380
\item Bus LVDS a 2.5V.
381
\item TMDS a 3.3V.
382
\item HSTL y SSTL diferenciales.
383
\item Entradas LVPECL a 2.5V y 3.3V.
384
\end{itemize}
385
\end{itemize}
386
 
387
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
388
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
389
 
390
\subsubsection{Requerimientos de alimentación}\label{phr:alimentacion}
391
 
392
El chip XC3S200A tiene varias entradas de alimentación que se describen de manera sucinta en la Tabla \ref{phr:powersignals}. La FPGA cuenta con un circuito especializado de \textsl{Power-On Reset} (POR) que controla tres tensiones de alimentación (VCCINT, VCCAUX y VCCO2) y mantiene al chip en estado de reset hasta que se alcanzan los niveles seguros de trabajo para proseguir con la carga del sistema.
393
 
394
\begin{table}[h]
395
\begin{center}
396
\begin{tabular}{|c|p{8cm}|p{5cm}|}
397
        \hline
398
        \textbf{Entrada} & \textbf{Descripción} & \textbf{Tensión nominal} \\ \hline
399
        \hline
400
   VCCINT  & Es la tensión de alimentación del núcleo interno. Alimenta las funciones lógicas internas como los CLBs (\emph{Bloques Lógicos Configurables}) y los bloques de RAM.  & 1.2V    \\    \hline
401
   VCCAUX  & Fuente de tensión auxiliar. Alimenta elementos tales como los DCMs (\textsl{Digital Clock Managers}), drivers diferenciales, pines de configuración dedicados y la  interfaz JTAG.    & 2.5V o 3.3V    \\        \hline
402
   VCCO0  & Alimenta los buffers de salida del Banco de E/S número 0.    & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V.    \\      \hline
403
   VCCO1  & Alimenta los buffers de salida del Banco de E/S número 1.    & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V.   \\       \hline
404
   VCCO2  & Alimenta los buffers de salida del Banco de E/S número 2.    & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V.    \\      \hline
405
   VCCO3  & Alimenta los buffers de salida del Banco de E/S número 3.    & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V.    \\      \hline
406
\end{tabular}
407
\end{center}
408
\caption[Voltajes de alimentación]{Voltajes de alimentación para la familia Spartan-3A.}
409
\label{phr:powersignals}
410
\end{table}
411
 
412
A diferencia de otras FPGAs, la XC3S200A no tiene requerimientos respecto de la secuencia en se deben activar las fuentes de alimentación, pero si respecto de la pendiente de arranque. Los tiempos de pendiente recomendados se muestran en la Tabla \ref{phr:ramprate}.
413
 
414
 
415
\begin{table}[h]
416
\begin{center}
417
\begin{tabular}{|c|l|c|c|}
418
        \hline
419
        \textbf{Símbolo} & \textbf{Descripción} & \textbf{Min} & \textbf{Max} \\      \hline
420
        \hline
421
   VCCINTR & Rampa desde GND a VCCINT  & 0.2 ms & 100 ms   \\   \hline
422
        VCCAUXR & Rampa desde GND a VCCAUX  & 0.2 ms & 100 ms   \\      \hline
423
        VCCO2R  & Rampa desde GND a VCCO del Banco 2  & 0.2 ms & 100 ms   \\    \hline
424
\end{tabular}
425
\end{center}
426
\caption[Rampas de las fuentes de alimentación]{Tiempos de subida para las rampas al encender las fuentes de alimentación.}
427
\label{phr:ramprate}
428
\end{table}
429
 
430
 
431
Para mas información referida al sistema de alimentación ver el capitulo \ref{sec:s3power-placa} en la pág. \pageref{sec:s3power-placa}.
432
 
433
 
434
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
435
%NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION%
436
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
437
 
438
\subsection{Configuración de la FPGA}\label{phr:sec:fpga_conf}
439
 
440
La FPGA al inicializarse no contiene dato alguno y para que trabaje como lo desea el usuario debe  pasar por el proceso de \emph{configuración}. Los datos se cargan desde el exterior en \textsl{latches} de configuración CMOS (CCLs según las iniciales en inglés) y usando alguno de los siguientes modos aplicables a  la familia Spartan-3A:
441
 
442
\begin{itemize}
443
\item \textsl{Master Serial} desde una memoria PROM Flash de Xilinx.
444
\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria Flash SPI.
445
\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash.
446
\item \textsl{Slave Serial}, típicamente cargada desde un procesador.
447
\item \textsl{Slave Parallel}, típicamente cargada desde un procesador.
448
\item \textsl{Boundary Scan} (JTAG), típicamente cargada desde un procesador.
449
\end{itemize}
450
 
451
La elección de cada uno de los modos se hace mediante tres pines de la FPGA a los que se hace referencia con M[2:0]. La Tabla \ref{phr:modes} muestra cuales son los valores lógicos de los modos aplicables para ésta familia de FPGA, y  se resaltan con color aquellos a los que se recurre en la placa PHR.
452
 
453
\begin{table}[h!]
454
\begin{center}
455
\begin{tabular}{|c|l|}
456
        \hline
457
        \textbf{Pines M[2:0]} & \textbf{Modo}  \\       \hline\hline
458
        \cellcolor{yellow!65}<0:0:0>  & \cellcolor{yellow!65}Modo \textsl{Master Serial}    \\  \hline
459
        <0:0:1>  & Modo \textsl{Master SPI}   \\        \hline
460
        <0:1:0>  & \textsl{BPI Up}   \\ \hline
461
        <0:1:1>  & Reservado \\ \hline
462
        <1:0:0>  & Reservado   \\       \hline
463
        \cellcolor{yellow!65}<1:0:1>  & \cellcolor{yellow!65}Modo JTAG   \\     \hline
464
        <1:1:0>  & Modo \textsl{Slave Parallel}    \\   \hline
465
        <1:1:1>  & Modo \textsl{Slave Serial}   \\      \hline
466
\end{tabular}
467
\end{center}
468
\caption[Seteo de los modos de configuración]{Seteo de los modos de configuración para la familia Spartan-3A. Se resaltan con amarillo los usados en la placa PHR.}
469
\label{phr:modes}
470
\end{table}
471
 
472
En la placa PHR los modos utilizados son el \emph{JTAG} (a través de la placa OOCDLink) y el \emph{Master Serial} (desde la memoria PROM XCF02S). Cuando se elije el primer método se configura el chip con una computadora que debe correr una aplicación al efecto. Asimismo, para aplicar el segundo método, hay que usar la placa OOCDLink para programar la PROM al menos una vez. De ahí en mas, con cada ciclo de arranque de la FPGA, ésta tendrá la posibilidad de trabajar en forma independiente de la computadora cargando los datos pre-grabados en la memoria.
473
 
474
La Fig. \ref{phr:confmodes} muestra el diagrama de como se ve la elección del modo de configuración a un nivel físico. Sin puente alguno se leen 3.3V en los pines M0 y M2, mientras que se lee 0V en M1 (la FPGA recibirá los datos desde JTAG). Al colocar un jumper entre los pines 1 y 2 se tira la tensión de M0 y M2 al potencial de masa (la FPGA intentará cargar desde la PROM).
475
 
476
\begin{figure}[h!]
477
\begin{center}
478
  \includegraphics{./img/phr/config_modes.pdf}
479
\end{center}
480
\caption[Modos de configuración]{Modos de configuración.}
481
\label{phr:confmodes}
482
\end{figure}
483
 
484
A nivel de usuario la selección se trata simplemente de cambiar la posición del jumper indicado con 5 en la Fig. \ref{intro:componentes}. Una ilustración de las dos posibles vías que toman los datos para alcanzar la FPGA se muestra en la Fig. \ref{phr:confmodes_sche}.
485
 
486
 
487
\begin{figure}[h!]
488
\begin{center}
489
  \includegraphics[width=15cm]{./img/phr/conf_mod_sche.pdf}
490
\end{center}
491
\caption[Modos de configuración]{Modos de configuración.}
492
\label{phr:confmodes_sche}
493
\end{figure}
494
 
495
 
496
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
497
%NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION%
498
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
499
 
500
\subsection{Fuentes de \textsl{clock}} \label{phr:sec:clocks}
501
 
502
La placa PHR provee a la FPGA de cuatro fuentes de reloj. Uno de los relojes (el más rápido) tiene una frecuencia de oscilación fija de 50 MHz. El resto tienen frecuencias seleccionables por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para estos relojes.
503
 
504
Los pines de la FPGA a los cuales se asignan  cada clock se muestran en la Tabla \ref{phr:pines-relojes}. Estos son pines de \textsl{Global Clock} que están especialmente diseñados para tratar señales de alta frecuencia. Proveen una capacidad asociada muy baja y un retardo uniforme para cada bloque dentro del chip.
505
 
506
\begin{table}[h!]
507
\begin{center}
508
\begin{tabular}{|c|c|c|c|c|}
509
        \hline
510
        \textbf{Reloj} & Fijo (50 MHz) &        Seleccionable 1 & Seleccionable 2 & Seleccionable 3 \\  \hline
511
        \textbf{Pin}   & 43     & 44     & 41     & 40     \\   \hline
512
\end{tabular}
513
\end{center}
514
\caption[Pines para los relojes]{Pines para los relojes.}
515
\label{phr:pines-relojes}
516
\end{table}
517
 
518
 
519
 
520
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
521
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
522
 
523
\subsubsection{El reloj de 50 MHz}
524
 
525
Esta frecuencia se genera con el dispositivo ACOL-50MHZ-EK, que tiene un oscilador a cristal y encuentra aplicaciones en chips digitales y microprocesadores. Se alimenta con un bajo nivel de tensión (3.3V) y su salida es compatible con HCMOS y TTL.
526
 
527
 
528
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
529
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
530
 
531
\subsubsection{Relojes seleccionables}\label{phr:sec:clock}
532
 
533
El conjunto de relojes se basa en un cristal y el chip contador MC74HC4060A. Una frecuencia principal de 16 MHz es dividida en dos sucesivamente por el contador para obtener todas las frecuencias seleccionables.
534
 
535
Los pines para selección de los relojes se muestran en la Fig. \ref{phr:relojes}. En los primeros dos relojes se puede elegir una de entre cuatro  frecuencias mientras que para el tercer reloj se puede elegir una de entre tres frecuencias.
536
 
537
\begin{figure}[h!]
538
\begin{center}
539
  \includegraphics{./img/phr/relojes.pdf}
540
\end{center}
541
\caption[Selectores de los relojes en la placa]{Selectores de los relojes en la placa.}
542
\label{phr:relojes}
543
\end{figure}
544
 
545
El conexionado de los jumpers para los clocks se muestra junto con las posibles frecuencias seleccionables en la Fig. \ref{phr:relojesSeteo}.
546
 
547
\begin{figure}[h!]
548
\begin{center}
549
  \includegraphics{./img/phr/relojesSeteo.pdf}
550
\end{center}
551
\caption[Configuración de los relojes]{Disposición de los jumpers para la configuración de los relojes.}
552
\label{phr:relojesSeteo}
553
\end{figure}
554
 
555
 
556
 
557
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
558
%NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION%
559
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
560
 
561
\subsection{Periféricos}\label{phr:sec:perifericos}
562
 
563
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
564
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
565
 
566
\subsubsection{LEDs}
567
 
568
En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 10 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}.
569
 
570
 
571
\begin{table}[h!]
572
\begin{center}
573
\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
574
        \hline
575
        \textbf{Periférico} & LED1 & LED2 & LED3 & LED4 & LED5 & LED6 & LED7 & LED8 \\ \hline
576
        \textbf{Pin}        & 84   & 86   & 89   & 93   & 98   & 3    & 5    & 7    \\  \hline
577
\end{tabular}
578
\end{center}
579
\caption[Pines para los LEDs]{Correspondencia entre los  pines de la FPGA y los LEDs (periféricos).}
580
\label{phr:LEDpins}
581
\end{table}
582
 
583
Los cátodos de cada LED se conectan a potencial cero y los ánodos se conectan a los pines respectivos de la FPGA mediante un resistencia de 330 $\Omega$. Para encender un determinado LED basta con poner en alto la señal de control.
584
 
585
 
586
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
587
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
588
 
589
\subsubsection{Pulsadores (\textsl{Tact switches})}
590
 
591
Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con estos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
592
 
593
\begin{figure}[h!]
594
\begin{center}
595
  \includegraphics{./img/phr/tact_switch.pdf}
596
\end{center}
597
\caption{\textsl{Tact switches}.}
598
\label{phr:tact}
599
\end{figure}
600
 
601
\begin{table}[h!]
602
\begin{center}
603
\begin{tabular}{|c|c|c|c|c|}
604
        \hline
605
        \textbf{Periférico} & PBTN1 & PBTN2 & PBTN3 & PBTN4 \\ \hline
606
        \textbf{Pin}        & 77    & 78    & 82    & 83    \\  \hline
607
\end{tabular}
608
\end{center}
609
\caption[Pines para los botones]{Correspondencia entre los  pines de la FPGA y los botones.}
610
\label{phr:PBTNpins}
611
\end{table}
612
 
613
Cuando se presiona alguno de los botones se genera un valor lógico alto en el pin asociado de la FPGA. No hay circuito antirrebote y esto debe ser tenido en cuenta al momento de escribir el código que luego vaya a cargarse en el dispositivo.
614
 
615
 
616
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
617
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
618
 
619
\subsubsection{Llaves DIP}
620
 
621
Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de estas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
622
 
623
\begin{table}[h!]
624
\begin{center}
625
\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
626
        \hline
627
        \textbf{Periférico} & SW1 & SW2 & SW3 & SW4 & SW5 & SW6 & SW7 & SW8 \\ \hline
628
        \textbf{Pin}        & 85  & 88  & 90  & 94  & 97  & 4   & 6   & 9   \\  \hline
629
\end{tabular}
630
\end{center}
631
\caption[Pines para las llaves]{Correspondencia entre los  pines de la FPGA y las llaves.}
632
\label{phr:DIPpins}
633
\end{table}
634
 
635
Cuando una llave se coloca en la posición de \emph{encendido}, el pin de la FPGA correspondiente se pone a un valor lógico \emph{alto}. En contraposición, si la llave se coloca en la posición \emph{apagado}, la FPGA leerá un valor lógico \emph{bajo}. Al igual que con el caso de los botones pulsadores, no se provee un circuito antirrebote, y debe ser tenido en cuenta en el diseño del sistema.
636
 
637
\begin{figure}[h!]
638
\begin{center}
639
  \includegraphics{./img/phr/DIPswitch.pdf}
640
\end{center}
641
\caption{\textsl{DIP switches}.}
642
\label{phr:DIP}
643
\end{figure}
644
 
645
 
646
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
647
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
648
 
649
\subsubsection{Displays de 7 segmentos}
650
 
651
La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánodo común} indicado con el índice 14 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display.
652
 
653
Esta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener esta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del carácter particular esté energizado. Este ultimo también es activo por bajo (\textsl{active low}).
654
 
655
\begin{figure}[h!]
656
\begin{center}
657
  \includegraphics{./img/phr/quad7seg.pdf}
658
\end{center}
659
\caption[Circuito del display de siete segmentos]{Conexionado del display de siete segmentos cuádruple.}
660
\label{phr:quad7seg}
661
\end{figure}
662
 
663
Para dar el efecto deseado de representar cuatro caracteres distintos a la vez, se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y cíclicamente cada carácter a una frecuencia lo suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. \ref{phr:multiplex}.
664
 
665
\begin{figure}[h!]
666
\begin{center}
667
  \includegraphics{./img/phr/multiplex.pdf}
668
\end{center}
669
\caption[Diagrama temporal de la multiplexación]{Diagrama temporal de la multiplexación.}
670
\label{phr:multiplex}
671
\end{figure}
672
 
673
Si bien el método requiere algo mas de complejidad que la conexión directa a cada segmento de cada display, reduce el numero de pines necesarios de $8 \times 4=32$ a $8+4=12$ lo cuál representa un significativo ahorro en recursos de hardware.
674
 
675
La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Fig \ref{phr:quad7seg:chars} muestra las representaciones de los caracteres comunes en los displays de siete segmentos. Además de los dígitos, se pueden utilizar los caracteres desde la A a la F para representar números en notación hexadecimal.
676
 
677
\begin{table}[h!]
678
\begin{center}
679
 
680
\begin{tabular}{|c|c|c|c|c|}
681
        \hline
682
        \textbf{Periférico} & Caracter1 & Caracter2 & Caracter3 & Caracter4 \\ \hline
683
        \textbf{Pin}        & 59        & 57        & 61        & 60        \\  \hline
684
\end{tabular}
685
 
686
\vspace{.2cm}
687
 
688
\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
689
        \hline
690
        \textbf{Segmento} & A  & B  & C  & D  & E  & F  & G  & DP  \\   \hline
691
        \textbf{Pin}      & 65 & 64 & 72 & 70 & 68 & 62 & 73 & 71  \\   \hline
692
\end{tabular}
693
 
694
\end{center}
695
\caption[Pines para el diplay de segmentos]{Conexionado del diplay de 7 segmentos cuádruple a la FPGA.}
696
\label{phr:quad7seg:pines}
697
\end{table}
698
 
699
\begin{figure}[h!]
700
\begin{center}
701
  \includegraphics{./img/phr/chars.pdf}
702
\end{center}
703
\caption[Caracteres comunes en los displays de 7 segmentos]{Representación de caracteres comunes en los displays de siete segmentos.}
704
\label{phr:quad7seg:chars}
705
\end{figure}
706
 
707
 
708
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
709
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
710
 
711
\subsubsection{Puerto serie}
712
 
713
La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 15 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho.
714
 
715
La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
716
 
717
El control de flujo por hardware está deshabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
718
 
719
Los pines de la FPGA que controlan las señales seriales se muestran en la Tabla \ref{phr:RS232pins}.
720
\begin{figure}[h!]
721
\begin{center}
722
  \includegraphics{./img/phr/3232.pdf}
723
\end{center}
724
\caption[Circuito de la interfaz RS-232]{Circuito de la interfaz RS-232.}
725
\label{phr:3232}
726
\end{figure}
727
 
728
\begin{table}[h!]
729
\begin{center}
730
\begin{tabular}{|c|c|c|}
731
        \hline
732
        \textbf{Señal serial}   & RX & TX  \\  \hline
733
        \textbf{Pin en la FPGA} & 52 & 56  \\   \hline
734
\end{tabular}
735
\end{center}
736
\caption[Pines para la conexión RS-232]{Correspondencia entre los  pines de la FPGA y el puerto serie RS-232.}
737
\label{phr:RS232pins}
738
\end{table}
739
 
740
 
741
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
742
%NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION%
743
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
744
 
745
\subsection{Entradas y salidas de propósito general} \label{phr:sec:gpio}
746
 
747
Para que el usuario realice prototipos,  use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los números 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoría de estos pines están conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
748
 
749
\begin{figure}[h!]
750
\begin{center}
751
  \includegraphics{./img/phr/gpio_header.pdf}
752
\end{center}
753
\caption[Conectores de propósito general]{Conectores para entradas y salidas de propósito general.}
754
\label{phr:gpio}
755
\end{figure}
756
 
757
\begin{table}[h!]
758
\begin{center}
759
\begin{tabular}{|c|c|c|c|c|c|}
760
        \hline
761
        \multicolumn{6}{ |c| }{\emph{Conector macho}} \\
762
        \hline
763
        \hline
764
        \textbf{Dir} & \textbf{Conectado a} & \textbf{Pin} & \textbf{Pin} & \textbf{Conectado a} & \textbf{Dir} \\ \hline\hline
765
        E & FPGA Pin 39 &  1 &  2 & FPGA Pin 50 & E/S \\ \hline
766
        E/S & FPGA Pin 37 &  3 &  4 & FPGA Pin 49 & E/S \\ \hline
767
        E/S & FPGA Pin 36 &  5 &  6 & FPGA Pin 46 & E/S \\ \hline
768
        E/S & FPGA Pin 35 &  7 &  8 & FPGA Pin 34 & E/S \\ \hline
769
        E/S & FPGA Pin 33 &  9 & 10 & FPGA Pin 32 & E/S \\ \hline
770
        E/S & FPGA Pin 31 & 11 & 12 & FPGA Pin 30 & E/S \\ \hline
771
        E/S & FPGA Pin 29 & 13 & 14 & +3.3V       &  \\ \hline
772
        E/S & FPGA Pin 28 & 15 & 16 & No conectado &  \\ \hline
773
        E/S & FPGA Pin 27 & 17 & 18 & GND         &   \\ \hline
774
\end{tabular}
775
 
776
\vspace{0.5cm}
777
 
778
\begin{tabular}{|c|c|c|c|c|c|}
779
        \hline
780
        \multicolumn{6}{ |c| }{\emph{Conector hembra}} \\
781
        \hline
782
        \hline
783
        \textbf{Dir} & \textbf{Conectado a} & \textbf{Pin} & \textbf{Pin} & \textbf{Conectado a} & \textbf{Dir} \\ \hline\hline
784
        E & FPGA Pin 21 & 1 &  2 & FPGA Pin 20 & E/S \\ \hline
785
        E/S & FPGA Pin 19 & 3 &  4 & FPGA Pin 16 & E/S \\ \hline
786
        E/S & FPGA Pin 15 & 5 &  6 & FPGA Pin 13 & E/S \\ \hline
787
        E/S & FPGA Pin 12 & 7 &  8 & +3.3V       &  \\ \hline
788
        E/S & FPGA Pin 10 & 9 & 10 & GND         &  \\ \hline
789
\end{tabular}
790
\end{center}
791
\caption[Pines para las E/S de propósito general]{Conexión de los pines para las entradas/salidas de propósito general.}
792
\label{phr:GPIOpins}
793
\end{table}
794
 
795
 
796
\section{OOCDLink}
797
\label{sec:oocdlink-placa}
798
 
799
Esta placa es la interfaz que permite la comunicación entre una computadora y la placa PHR. Su característica modular, o de circuito separado de la placa PHR principal, hace que su utilización no quede restringida a la FPGA y posibilita la interacción con los multiples dispositivos que soportan JTAG.
800
 
801
La idea original de esta placa no nace en este proyecto sino que es parte de los pensamientos de Joern Kaipf quien publica su diseño en  su sitio web\footnote{Diríjase a \texttt{http://www.oocdlink.com/}.}.
802
 
803
La placa OOCDLink se muestra en la Fig. \ref{oocdlink:componentes} donde también identifican los elementos principales que la constituyen. Un esquemático mas detallado se muestra en el Apéndice \ref{appendix:sche}.
804
 
805
\begin{figure}[h]
806
\begin{center}
807
  \includegraphics{./img/oocdlink/oocdlink_top.pdf}
808
\end{center}
809
\caption[Componentes de la placa OOCDLink]{Componentes de la placa OOCDLink.
810
1) Conector UART,
811
2) LED RX (UART),
812
3) LED TX (UART),
813
4) Conector JTAG,
814
5) LED FT\_OK,
815
6) Conector USB 2.0,
816
7) EEPROM,
817
8) FT2232D,
818
9) LED Alimentación,
819
10) Oscilador de 6 MHz.
820
}
821
\label{oocdlink:componentes}
822
\end{figure}
823
 
824
El dispositivo que cumple la función primordial dentro de la placa OOCDLink es el chip FT2232D. Este es un conversor de USB a UART u otras interfaces seriales que dispone de dos canales de comunicación (\emph{conversor dual}).
825
 
826
Si bien para el fin de configurar la FPGA es suficiente solo uno de los canales (configurado en modo JTAG), en la placa además se encuentra habilitado el segundo canal (configurado como UART) para que se use con propósitos generales. Los conectores para los canales JTAG y UART se indican en la Fig. \ref{oocdlink:componentes} con los números 4 y 1 respectivamente.
827
 
828
El conector JTAG es el que debe usarse para el acoplamiento con la placa PHR mediante un adaptador que cambia la disposición mecánica de los pines.
829
%El \textsl{layout} de una placa adaptadora se muestra en la Fig. \ref{oocdlink:adaptador}. Tiene como agregado un indicador LED para el voltaje de alimentación y un capacitor de filtro.
830
 
831
%\begin{figure}[h]
832
%\begin{center}
833
%  \includegraphics{./img/oocdlink/adaptador.pdf}
834
%\end{center}
835
%\caption[Adaptador entre PHR y OOCDLink]{Conector adaptador entre placas PHR y OOCDLink.}
836
%\label{oocdlink:adaptador}
837
%\end{figure}
838
 
839
La placa OOCDLink tiene varios LEDs indicadores. El LED numerado con 9 en la Fig. \ref{oocdlink:componentes} ilumina cuando la  placa está encendida. Aquellos demarcados con los números 2 y 3 (RX y TX) encienden cuando el chip tiene flujos de datos en la UART. El LED indicado con 5 (FT\_OK) señala si hay un dispositivo JTAG activo y conectado a la placa OOCDLink.
840
 
841
 
842
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
843
%NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION  NEW SECTION%
844
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
845
 
846
\subsection{El chip FT2232D}
847
 
848
Algunas características del FT2232D que se pueden destacar son:
849
\begin{itemize}
850
\item Cumple con las especificaciones de USB 2.0 Full Speed (12 Mbits/sec).
851
\item Simplifica la comunicación de USB con los protocolos de comunicaciones seriales JTAG, I2C y SPI.
852
\item Tiene una tasa de transferencia de entre 300 y 3 MBaud.
853
\item Desde el sistema operativo, la interfaz puede verse como un \emph{puerto serie virtual} (necesita el driver que provee el fabricante sin costo adicional).
854
\item También están disponibles librerías para facilitar el uso de JTAG, I2C y SPI (compatible con sistemas Windows y Linux).
855
\end{itemize}
856
 
857
La Fig. \ref{oocdlink:ftblock} muestra de manera esquemática el funcionamiento del chip aplicado a la placa OOCDLink.
858
 
859
\begin{figure}[h]
860
\begin{center}
861
  \includegraphics{./img/oocdlink/FTblock.pdf}
862
\end{center}
863
\caption[Diagrama de bloques del chip FT2232D]{Empleo del chip FT2232D.}
864
\label{oocdlink:ftblock}
865
\end{figure}
866
 
867
El chip necesita que por fuera se provean una memoria EEPROM (para almacenar los datos de configuración) y una señal de reloj de 6 MHz.
868
 
869
El flujo de datos (descripto desde la computadora del usuario) comienza  por el bus de comunicaciones USB (función en la que interviene el \emph{transceptor USB}), luego sigue a través del \emph{Motor serial} (que podría considerarse el núcleo del sistema) y continua por alguno de los dos controladores capaces de manejar protocolos seriales.
870
 
871
El canal A es el que efectivamente permite implementar una interfaz JTAG cuando trabaja en el modo denominado \emph{MPSSE}  (\textsl{Multi-Protocol Synchronous Serial Engine}). El canal B tiene posibilidades de funcionamiento mas acotadas por lo que se usa como UART.
872
 
873
Para usar apropiadamente las interfaces se pueden usar los controladores de sistema operativo que el fabricante pone a disposición de los usuarios de Windows y Linux.
874
 
875
 
876
\section{S3Power}
877 136 guanucolui
\label{sec:s3power-placa}
878
 
879 299 guanucolui
Tal como se describió en el capitulo \ref{sec:phr-placa}, el chip FPGA tiene requerimientos de tensión que deben satisfacerse para que funcione correctamente. Para cumplir con las especificaciones se utiliza la placa S3Power\footnote{Puede consultar el paper \emph{Módulo de alimentación para placas con dispositivos FPGA}, por Christian Huy y Diego Brengi, del \emph{Instituto Nacional de Tecnología Industrial}.}, que fue desarrollada por el \emph{Instituto Nacional de Tecnología Industrial} (INTI) y que está disponible bajo licencia GNU.
880
Una imagen de la placa se muestra en la Fig. \ref{s3power:componentes} en donde también se señalan sus principales elementos.
881
 
882
\begin{figure}[h]
883
\begin{center}
884
  \includegraphics{./img/s3power/s3power_top.pdf}
885
\end{center}
886
\caption[Componentes de la placa S3Power]{Componentes de la placa S3Power. Las distintas partes resaltadas representan: 1) LED de tensión VCCO, 2) LED de tensión VCCAUX, 3) Conector de salida de la placa, 4) Chip TPS75003, 5) Conector de tensión de entrada.}
887
\label{s3power:componentes}
888
\end{figure}
889
 
890
La placa se alimenta con una tensión de 5V y en la salida es capaz de proporcionar tres valores de tensión regulados:
891
 
892
\begin{itemize}
893
\item 1.2V y 2.5A para la lógica interna.
894
\item 3.3V y 2.5A para los bancos de pines.
895
\item 2.5V y 200mA para el módulo de comunicación JTAG.
896
\end{itemize}
897
 
898
El componente principal de la placa es el chip TPS75003 que no solo se encarga de regular las tensiones, sino que además asegura un arranque lo suficientemente suave para las FPGA actuales y sus predecesoras con requerimientos mas exigentes. Un diagrama temporal de la repuesta en el arranque se muestra en la Fig. \ref{s3power:arranque}.
899
 
900
\begin{figure}[h]
901
\begin{center}
902
  \includegraphics{./img/s3power/arranque.pdf}
903
\end{center}
904
\caption[Arranque de la placa S3Power]{Tensiones de salida en el arranque.}
905
\label{s3power:arranque}
906
\end{figure}
907
 
908
\subsection{El chip TPS75003}
909
 
910
Este chip es un regulador de tensiones de \emph{Texas Instruments} especialmente diseñado para servir de fuente para las familias de FPGA de Xilinx Spartan-3, Spartan-3E y Spartan-3L. Entre las características mas importantes se pueden mencionar:
911
 
912
\begin{itemize}
913
\item Posee tres reguladores de tensión: Dos tipo Buck de 3A y eficiencia del 95\% y otro regulador lineal de 300 mA.
914
\item Voltaje de entrada de entre 2.2V y 6.5 V.
915
\item Arranque suave e independiente para cada regulador.
916
\item Tensiones ajustables de 1.2 V a 6.5 V para los convertidores Buck y de 1.0 V a 6.5 V para el convertidor lineal.
917
\end{itemize}
918
 
919
 
920
\section{Proceso para el diseño de Placas}
921
\label{sec:proceso-placas}
922
 
923
El desarrollo de una placa sigue un proceso que se podría describir como la Figura \ref{fig:hw-ciclo}. Cada una de estas etapas se encuentra documentada y ha sido utilizada para el presente informe. La interacción entre las diferentes etapas se representa por flechas. De aquí se puede obtener otra información sobre la metodología de trabajo, que es el sentido en que se comparte información. Por ejemplo, la etapa denominada \emph{Especificaciones generales} proporciona información a las etapas de \emph{Diseño del esquemático} y la etapa \emph{Diseño de la placa electrónica}, y a su vez estas últimas ofrecen información a la primera para asegurar que determinados aspectos definidos inicialmente se estén cumpliendo. Se hace una breve descripción de las etapas.
924
 
925
\begin{figure}[h]
926
  \centering
927
  \includegraphics[width=0.7\textwidth]{images/hardware_ciclo_diseno}
928
  \caption{Proceso de diseño de las placas}
929
  \label{fig:hw-ciclo}
930
\end{figure}
931
 
932
\begin{description}
933
\item[Especificaciones generales] En el diseño de un circuito electrónico se deben determinar las pautas y características que éste debe cumplir. Por ejemplo, tecnología a utilizar, dimensiones, costo, etc..
934
\item[Diseño del esquemático] Con la utilización de herramientas de \textsl{software}, en este caso kiCAD\footnote{kiCAD es un entorno de \textsl{software} usado para el diseño de circuitos electrónicos. El paquete kiCAD posee licencia GNU GPL (licencia libre).}, se realiza el diseño del esquema de conexiones del circuito eléctrico. Aquí se representan los componentes electrónicos con símbolos y bloques en vez de sus verdaderas formas físicas, lo que facilita su interpretación.
935
\item[Diseño de la placa electrónica] Luego de obtener el circuito esquemático, se debe convertir dicho esquema en su equivalente real. Aquí sí se tiene un modelo de los dispositivos electrónicos reales (dimensiones y formas), con la ventaja que las conexiones eléctricas se encuentran ya definidas. Lo importante de esta etapa es definir la dimensión de la placa, como así también la disposición de cada componente electrónico.
936
\item[Selección de componentes electrónicos] En esta etapa se lleva un registro de los dispositivos electrónicos a utilizar. Para el caso de la generación del circuito esquemático, se determina que simbología utilizar en la representación de los componentes. Y en el caso de la generación de la placa, cada símbolo debe tener su representación física real. Gran parte de esta etapa se basa en documentación para generar la compra de los materiales necesarios.
937
\item[Armado y pruebas funcionales] El montaje de los componentes electrónicos sobre las placas requieren toda la documentación previa generadas en las etapas anteriores. Una vez que se logran ensamblar todos los dispositivos, se realizan pruebas sobre éstas, donde se registran e intentan resolver los inconvenientes que se presenten. Es esta etapa clave donde se define si el desarrollo ha sido exitoso o deben realizarse modificaciones, lo que implica volver al comienzo, desde la etapa \emph{Especificaciones generales}.
938
\item[Modificaciones] El desarrollador evalúa la ``gravedad'' de los inconvenientes presentados en la etapa de \emph{Armado y pruebas funcionales}. También se aclara que resulta fundamental la documentación en esta etapa ya que servirá para describir como se ha llegado a una versión funcional.
939
\item[Versión Final] En el caso ideal, luego de que se hayan realizado las pruebas correspondientes sobre la placa, y todas éstas hayan sido exitosas, la documentación final se referencia a dicha versión.
940
\end{description}
941
 
942
\section{Conceptos para el Armado}
943
\label{sec:armado}
944
 
945
Aquí se busca una metodología a implementar en el proceso de armado de las placas. Si bien a primera vista resulta una actividad sencilla, aquí se utilizan tecnologías SMD para los encapsulados y al tener varios componentes es necesario documentar el proceso a seguir. Además se tiene en cuenta que la documentación generada será útil para otros proyectos similares. El proceso de armado podría componerse por,
946
 
947
\begin{itemize}
948
\item Identificación de los componentes.
949
\item Instalación y reconocimiento de las herramientas necesarias para el proceso de soldadura SMD.
950
\item Testeo visual (utilización de cámaras con zoom) y eléctrico sobre los pines de alimentación de los dispositivos SMD, especialmente los dispositivos semiconductores.
951
\end{itemize}
952
 
953
\subsection{Identificación  de los componentes}
954
\label{sec:arm-ide-comp}
955
 
956
Para el armado de las diferentes placas, en principio, se podría suponer que se quieren montar y soldar todos los componentes. Por lo tanto se necesitará disponer de la lista de componentes por cada una de las placas. Se debe tener en cuenta que los componentes SMD son de dimensiones muy pequeñas y para algunos dispositivos pasivos no se encuentra visible su valor.
957
 
958
Por otro lado, los componentes que tienen una gran cantidad de pines y dimensiones chicas (como por ejemplo los encapsulados SMD de los microprocesadores, QFN) son los primeros en ser soldados. Al requerir mayor precisión en la ubicación sobre sus pines es recomendable que no se tenga la incomodidad de otros componentes en aproximaciones del componente.
959
 
960
\begin{figure}[hb]
961
  \centering
962
  \subfloat[\footnotesize{Soldadura simple.}]{\label{fig:smd-sold-simple}\includegraphics[width=0.3\textwidth]{images-sch3/smd-sold-simple}}
963
  \hfill
964
  % --
965
  \subfloat[\footnotesize{Soldadura media.}]{\label{fig:smd-sold-media}\includegraphics[width=0.3\textwidth]{images-sch3/smd-sold-media}}
966
  \hfill
967
  % --
968
  \subfloat[\footnotesize{Soldadura compleja.}]{\label{fig:smd-sold-complex}\includegraphics[width=0.2\textwidth]{images-sch3/smd-sold-complex}}
969
  % --
970
  \caption{Diferentes niveles de complejidad en el soldado de componentes con varios pines SMD.}
971
  \label{fig:smd-sold}
972
\end{figure}
973
 
974
\subsection{Herramientas para soldadura SMD}
975
\label{sec:arm-smd-tools}
976
 
977
La soldadura de componentes SMD fácilmente puede ser realizada con los soladores comunes. Los equipos especializados para la soldadura de componentes SMD son costosos y en algunos casos innecesarios o fácilmente suplantado con soldadores básicos. Lo que realmente marca una diferencia entre realizar una buena o mala soldadura es tener en cuenta,
978
 
979
\begin{description}
980
\item[... un buen Flux] El flux es una resina adherente, que mejora substancialmente la adherencia del estaño. Esta sustancia se presenta en dos formas, una líquida y otra en pasta.
981
\item[... una buena máscara del PCB] La máscara de una placa PCB permite identificar el área sobre el pads que está en contacto con pin/pines de componente a soldar. Esta máscara es de un material aislante y térmicamente resistente al proceso de soldadura. De no existir esta capa sobre el cobre, el estaño se desplazaría por todas las pistas.
982
\end{description}
983
 
984
Obviamente que se necesitarán otras herramientas comunes como son,
985
 
986
\begin{itemize}
987
\item Lupa o cámara de video con zoom óptico y digital
988
\item Estaño de 0.5 mm de diámetro
989
\item Pinzas para sostener componentes pequeños (SMD)
990
\item Alcohol isopropílico y telas de algodón
991
\item Mallas de cobre para retirar estaño
992
\end{itemize}
993
 
994
Cada una de las placas que se armaron siguieron la estructura planteada. En las secciones siguientes se muestran las diferentes placas ya listas y se realizarán observaciones que se encontraron en su armado.
995
 
996
\section{Placas armadas}
997
\label{sec:placas}
998
 
999
Las placas que se listan a continuación fueron armadas en el orden cronológico dispuesto. El orden fue propuesto por la complejidad que presentan cada una de ellas y la rapidez con la que se podría probar independientemente una de otra.
1000
 
1001
\begin{itemize}
1002
\item OOCDLinks
1003
\item S3Power
1004
\item PHRBoard
1005
\end{itemize}
1006
 
1007 302 guanucolui
Las primeras dos placas ya fueron testeadas anteriormente pero en estas versiones se presentan cambios que no son significativos. La última placa es la continuación del desarrollo llevado anteriormente con la placa FPGA (PHR version BETA)\cite{schedule1}.
1008 299 guanucolui
 
1009
En la descripción de cada una de las placas armadas se marcarán las \emph{modificaciones} necesarias para mejorar las próximas versiones.
1010
 
1011
\newpage{}
1012
\clearpage{}
1013 136 guanucolui
\subsection{OOCDLink}
1014 299 guanucolui
\label{sec:oocdlink}
1015 136 guanucolui
 
1016 299 guanucolui
\begin{figure}[h!]
1017
  \centering
1018
  \includegraphics[width=0.3\textwidth]{images/OOCDLink-pcb-layers}
1019
  \caption{Distribución de los componentes en la placa \emph{OOCDLink}.}
1020
  \label{fig:oocdlik-pcb-layers}
1021
\end{figure}
1022
 
1023
\begin{figure}[h!]
1024
  \centering
1025
  \subfloat[\footnotesize{Perspectiva 1.}]{\label{fig:oocdlink-pcb-3d-1}\includegraphics[width=0.4\textwidth]{images/OOCDLinks-pcb-3d-1}}
1026
  \hfill
1027
  % --
1028
  \subfloat[\footnotesize{Perspectiva 2.}]{\label{fig:oocdlink-pcb-3d-2}\includegraphics[width=0.4\textwidth]{images/OOCDLinks-pcb-3d-2}}
1029
  \caption{Modelo en 3D de la placa \emph{OOCDLink}.}
1030
  \label{fig:oocdlink-pcb-3d}
1031
\end{figure}
1032
 
1033
\begin{figure}[h!]
1034
  \centering
1035
  \subfloat[\footnotesize{Perspectiva 1.}]{\label{fig:oocdlink-foto-1}\includegraphics[width=0.4\textwidth]{images/OOCD_placa-foto-1}}
1036
  \hfill
1037
  % --
1038
  \subfloat[\footnotesize{Perspectiva 2.}]{\label{fig:oocdlink-foto-2}\includegraphics[width=0.4\textwidth]{images/OOCD_placa-foto-2}}
1039
  \caption{Fotografías de la placa \emph{OOCDLink}.}
1040
  \label{fig:oocdlink-foto}
1041
\end{figure}
1042
 
1043
\subsubsection{Modificaciones}
1044
\label{sec:oocdlink-modif}
1045
 
1046 302 guanucolui
La placa OOCDLink fue la primera en ser armada y probada. Sobre esta placa se realizó un reporte \cite{schedule1} donde se explica como usar con diferentes placas que implementan el protocolo JTAG para la programación y depuración del dispositivo central utilizado. En el proceso de testeo se encontraron varios cambios a implementar en las nuevas versiones. A continuación se describen los más relevantes.
1047 299 guanucolui
 
1048
\paragraph{Gabinete}
1049
 
1050
Se podría pensar en dimensionar la nueva versión de la placa para que quepa en algún gabinete estándar. Por lo pronto la versión actual tiene agujeros para sujetar en un principio a una base de acrílico.
1051
 
1052
\paragraph{Eliminar resistores}
1053
 
1054
Se podría pensar en eliminar los resistores que se encuentran conectados entre el FT2232D y el conector JTAG. Estos resistores son: $R17$, $R18$ y $R19$. Originalmente se utilizaban los resistores para que la tensión $V_{REF}$, a $3.3V$, y las señales $TDI$, $TMS$ y $TCK$, a $2.5V$, que darán todas adaptadas. Es decir, los resistores funcionaban como divisores resistivos. Para la placa PHR se utilizan las señales JTAG (TDI, TDO, TMS, TCK) y $V_{REF}$ a $2.5V$. Por lo que ya no se necesitan los resistores divisores.
1055
 
1056
\paragraph{Cambio de conector JTAG}
1057
 
1058
Se podría pensar en utilizar otro conector más pequeño relacionado a las dimensiones. El conector que utiliza la placa OOCDLink actualmente es un conector para microcontroladores ARM7, ARM9, ARM10 y XSCALE, denominado \emph{ARM 20-PIN}. Se podría apuntar a que el conector sea compatible con dispositivos programables PLDs de Xilinx. Por ejemplo, el \emph{Xilinx Parallel Cable IV 14-PIN}. En el caso de no querer perder la compatibilidad con las señales de \textsl{debugging} para los microcontroladores ARM, se podría utilizar el mismo conector ARM 20-PIN pero con un encapsulado más pequeño.
1059
 
1060
\paragraph{Usar el FT232H (simple canal)}
1061
 
1062
El FT2232D dispone de dos canales independientes. Uno se utiliza para acceder a un puerto JTAG y el otro como una UART. Si bien la prestación de tener acceso a un puerto serial desde USB resulta muy beneficioso, no lo es así en el costo del programador JTAG. El FT232H cuenta con un solo canal que implementa la tecnología MPSSE (\textsl{Multi-Protocol Synchronous Serial Engine}). De esta forma se tendría un diseño más reducido y de menor costo.
1063
 
1064
\paragraph{Conector micro-USB}
1065
 
1066
Se podría utilizar un conector micro-USB en vez del mini-USB.
1067
 
1068
 
1069
\paragraph{Utilizar menos indicadores LED}
1070
 
1071
La actual placa tiene muchos indicadores LED.
1072
 
1073
 
1074
\paragraph{Selección automática del modo de configuración de la FPGA}
1075
 
1076
El modo de configuración de la FPGA actualmente es manual. A través del \textsl{jumper} $K1$ el usuario elije el modo de configuración. Se podría utilizar el canal libre del FT2232D (actualmente UART) para configurar la señales del modo de la FPGA.
1077
 
1078
\newpage{}
1079
\clearpage{}
1080
 
1081
\subsection{S3Power}
1082
\label{sec:s3power}
1083
 
1084
\begin{figure}[h!]
1085
  \centering
1086
  \includegraphics[width=0.3\textwidth]{images/S3Power_layers}
1087
  \caption{Distribución de los componentes en la placa.}
1088
  \label{fig:s3power-pcb-layers}
1089
\end{figure}
1090
 
1091
\begin{figure}[h!]
1092
  \centering
1093
  \subfloat[\footnotesize{Perspectiva 1.}]{\label{fig:s3power-pcb-3d-1}\includegraphics[width=0.4\textwidth]{images/s3power_pcb_3d_1}}
1094
  \hfill
1095
  % ---
1096
  \subfloat[\footnotesize{Perspectiva 2.}]{\label{fig:s3power-pcb-3d-2}\includegraphics[width=0.4\textwidth]{images/s3power_pcb_3d_2}}
1097
  \caption{Modelo en 3D de la placa \emph{S3Power}.}
1098
  \label{fig:s3power-pcb-3d}
1099
\end{figure}
1100
 
1101
\begin{figure}[h!]
1102
  \centering
1103
  \subfloat[\footnotesize{Perspectiva 1.}]{\label{fig:s3power-foto-1}\includegraphics[width=0.4\textwidth]{images/s3power_foto_1}}
1104
  \hfill
1105
  % --
1106
  \subfloat[\footnotesize{Perspectiva 2.}]{\label{fig:s3power-foto-2}\includegraphics[width=0.4\textwidth]{images/s3power_foto_2}}
1107
  \caption{Fotografías de la placa \emph{S3Power}.}
1108
  \label{fig:s3power-foto}
1109
\end{figure}
1110
 
1111
 
1112
\subsubsection{Modificaciones}
1113
\label{sec:s3power-modif}
1114
 
1115
Para esta versión no hay observaciones/modificaciones que se puedan hacer. Quizá se pueda pensar en el futuro embeber la parte de potencia en la misma placa. En esta versión del proyecto PHR se utilizó la placa S3Power desarrollada por el INTI con la intensión de re-utilizar desarrollos libres y dar un marco de cooperativismo sobre los desarrollos locales.
1116
 
1117
\newpage{}
1118
\clearpage{}
1119
 
1120
\subsection{PHRBoard}
1121
\label{sec:phrboard}
1122
 
1123
\begin{figure}[h!]
1124
  \centering
1125
  \includegraphics[width=0.5\textwidth]{images/PHRboard_layers}
1126
  \caption{Distribución de los componentes en la placa.}
1127
  \label{fig:phr-pcb-pcbnew-top}
1128
\end{figure}
1129
 
1130
\begin{figure}[h!]
1131
  \centering
1132
  \subfloat[\footnotesize{Perspectiva 1.}]{\label{fig:phr-pcb-3d-1}\includegraphics[width=0.4\textwidth]{images/PHRboard_3d_1}}
1133
  \hfill
1134
  % --
1135
  \subfloat[\footnotesize{Perspectiva 2.}]{\label{fig:phr-pcb-3d-2}\includegraphics[width=0.4\textwidth]{images/PHRboard_3d_2}}
1136
  \caption{Modelo en 3D de la placa \emph{S3Power}.}
1137 300 guanucolui
  \label{fig:phrboard-3d}
1138 299 guanucolui
\end{figure}
1139
 
1140
 
1141
\begin{figure}[h!]
1142
  \centering
1143
  \subfloat[\footnotesize{Perspectiva 1.}]{\label{fig:phr-pcb-foto-1}\includegraphics[width=0.4\textwidth]{images/DSCN4528}}
1144
  \hfill
1145
  % --
1146
  \subfloat[\footnotesize{Perspectiva 2.}]{\label{fig:phr-pcb-foto-2}\includegraphics[width=0.4\textwidth]{images/DSCN4529}}
1147
  \caption{Fotografías de la placa \emph{S3Power}.}
1148
  \label{fig:phrboard-foto}
1149
\end{figure}
1150
 
1151
\subsubsection{Modificaciones}
1152
\label{sec:phrboard-modif}
1153
 
1154
\paragraph{Recableado de puertos}
1155
 
1156
En la FPGA XC3S200A se dispone de varios pines de entradas y salidas. Muchos de estos puertos no son bidireccionales. En la primera versión de la \emph{PHRBoard} se tuvo errores en la asignación de algunos puertos de solo-entrada a periféricos de salida. Se ha solucionado el inconveniente ``\emph{recableando}'' estos puertos y asignando a otros bidireccionales.
1157
 
1158
\vspace{.5cm}
1159
\begin{tabular}[h]{|l|c|c|}
1160
  \hline
1161
  \textbf{Periférico (etiqueta)} & \textbf{PIN FPGA PCB} & \textbf{PIN FPGA corregido} \\
1162
  \hline
1163
  IOports\_display\_seg\_e & 68 & 28 \\
1164
  \hline
1165
  IOports\_led\_8 & 7 & 27 \\
1166
  \hline
1167
\end{tabular}
1168
\vspace{.5cm}
1169
 
1170
Se podría asignar a todos los puertos \emph{solo-entradas} de la FPGA a los periféricos de entrada.
1171
 
1172
\paragraph{Indicadores}
1173
 
1174
Se debería agregar texto que describa las funcionalidades de cada \textsl{jumpers}, conectores, o secciones de la placa PHR. A continuación se describen algunas que se encontraron:
1175
\begin{itemize}
1176
\item \textsl{Jumper} que configura la FPGA (JTAG - PROM)
1177
\item Nombre de cada pin del conector JTAG
1178
\item Señalar el sentido de \textsl{ON/OFF} de las llaves (revisar esquemático y el texto sobre el componente que dice ON)
1179
\item Números de los pines de los conectores para entradas y salidas de propósito general (especialmente el \emph{PIN 1}).
1180
\item Indicación de las frecuencias seleccionadas con el selector de \textsl{clocks}.
1181
\item Señalar GND y +5V en la entrada de alimentación.
1182
\end{itemize}
1183
 
1184
 
1185
\paragraph{Conector JTAG}
1186
 
1187
Se podría seguir utilizando el conector de \emph{6 PINES} pero cambiando el \textsl{footprint} de 90 grados, por uno común. También se podría pensar para la nueva versión utilizar un conector estándar de Xilinx por ejemplo el \emph{XILINX PARALLEL CABLE III AND IV 9-PIN}.
1188
 
1189
\paragraph{Resistores \textsl{pullups}}
1190
 
1191
En la versión actual se tiene varios resistores \textsl{pullups} que se pusieron provisoriamente. Se debería chequear cuales quedarían definitivamente y cuales no.
1192
 
1193
\paragraph{Conector E/S}
1194
 
1195
Se debe reemplazar los dos conectores de propósitos generales por un solo conector. Preferentemente se utilizará un conector hembra. Se podría tomar como referencia los conectores estándares de Arduino.
1196
 
1197
\paragraph{Memoria de configuración}
1198
 
1199
Se podría reemplazar la memoria XCF02S de Xilinx por otra memoria de menor costo, por ejemplo SPI. Esto también está vinculado con la disponibilidad del \textsl{software}. El programa \emph{xc3sprog}, en la versión utilizada, soporta memorias SPI y otras más.
1200
 
1201
 

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