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guanucolui |
%$ID $
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\documentclass[11pt,a4paper,oneside]{article}
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\usepackage[utf8]{inputenc}
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\usepackage[spanish]{babel}
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\usepackage{graphicx}
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%\usepackage{subfig}
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%\usepackage[cm]{fullpage}
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\usepackage[a4paper]{geometry}
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%\usepackage{subfigure}
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\usepackage{float}
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\usepackage{fancyhdr}
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\usepackage{caption}
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\usepackage{subcaption}
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\title{Plataforma de hardware recofigurable \\ \small{Armado - Testeo y Documentación de las placas de prototipaje.}}
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\author{Luis A. Guanuco}
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\date{Agosto 2012}
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\pagestyle{fancy}
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\addtolength{\textheight}{2cm}
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%\addtolength{\voffset}{-1cm}
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| 20 |
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%\addtolength{\textwidth}{1cm}
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\begin{document}
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\maketitle{}
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\chead{\includegraphics[width=0.1\textwidth]{images/logov2_ES}}
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%\begin{figure}[h]
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% \centering
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% \includegraphics[width=0.3\textwidth]{images/logov2_ES}
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%\end{figure}
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\section{Introducción}
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\label{sec:intro}
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La documentación que se presenta en éste reporte describe los pasos a seguir para el \emph{armado, testéo y depuración} de las distintas placas que conformarán la \emph{Plataforma de Hardware Reconfigurable -- PHR}.
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Se presenta un esquema general de tres etapas, sin embargo, cada una de ellas presenta una complejidad diferente.
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\begin{figure}[h]
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\centering
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| 40 |
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\includegraphics[width=0.6\textwidth]{images/esquema1}
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\caption{Esquema de trabajo a seguir.}
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\end{figure}
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\section{Armado}
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\label{sec:armado}
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\subsection{Placas}
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\label{sec:placas}
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Actualmente se dispone de cuatro placas PCB, ellas son:
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\begin{itemize}
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\item OT-CPLD
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\item OOCD Links (USB/JTAG)
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\item S3Power (INTI)
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\item FPGA (PHR version BETA)
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\end{itemize}
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Cada una de éstas placas se encuentra en una versión de \emph{Prototipaje}, lo que implica que su finalidad es únicamente de \emph{testéo} y generar \emph{documentación} que permitan el desarrollo de sus versiones finales, con las correcciones pertinentes.
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\subsection{Recursos}
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\label{sec:recursos}
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Se adjunta a la presente documentación la lista de componentes a utilizar.
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\subsection{Placas}
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\label{sec:process}
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Los esquemáticos se adjuntan al final del documento pero aquí se hace presente a modo de ilustración y que se pueda relacionar con sus correspondientes esquemas PCB.
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Se recomienda tener cuidado en el proceso de ensamblado/soldado de los componentes. La mayoría de los mismos son SMD, por lo que puede prestarse a confusiones la polarización de capacitores y diodos, como así también la magnitud de cada uno.
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Se presentan las figuras de cada placa, haciendo énfasis en diferentes vistas con la finalidad de facilitar el armado de las mismas.
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\subsubsection{OT-CPLD}
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La placa \textsl{OT-CPLD} tan solo realiza la adaptación de los pines de un CPLD (XC9572XL) a un formato DIP-40 (40 pines) a fines de ser utilizado en cualquier protoboard. Junto a las dos hileras de pines, la placa contiene un reguladore de tensión para el dispositivo lógico; y un puerto de conexión al interface JTAG del CPLD.
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\begin{figure}[H]
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| 75 |
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|
\centering
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| 76 |
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|
\includegraphics[width=\textwidth]{images/ot-cpld_sch}
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| 77 |
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\caption{Esquemático}
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| 78 |
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|
\end{figure}
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| 79 |
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\begin{figure}[H]
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| 80 |
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|
\begin{subfigure}[b]{\textwidth}
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| 81 |
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|
\centering
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| 82 |
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|
\includegraphics[width=\textwidth]{images/ot-cpld_brd_top}
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| 83 |
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|
\caption{Top}
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| 84 |
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|
\end{subfigure}
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| 85 |
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|
\begin{subfigure}[b]{\textwidth}
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| 86 |
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|
\centering
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| 87 |
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|
\includegraphics[width=\textwidth]{images/ot-cpld_brd_botton}
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| 88 |
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|
\caption{Botton}
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| 89 |
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|
\end{subfigure}
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| 90 |
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|
\begin{subfigure}[b]{\textwidth}
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| 91 |
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|
\centering
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| 92 |
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|
\includegraphics[width=\textwidth]{images/ot-cpld_brd_top_and_botton}
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| 93 |
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\caption{Top \& Botton}
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| 94 |
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|
\end{subfigure}
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| 95 |
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|
\caption{PCB}
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| 96 |
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|
\end{figure}
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| 97 |
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\newpage{}
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\subsubsection{OOCD Links}
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| 100 |
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La placa \textsl{OOCD Links} permite acceder a un interface JTAG mediante un puerto USB (hardware \& software). Nacido como un interface para el testéo de hardware mediante software, JTAG se ha convertido en un core clave en la programación de muchos dispisitivos actuales como son FPGAs, CPLDs, $\mu$Cs, $\mu$Ps, etc.
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| 101 |
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|
La placa contiene un dispositivo central (FT2232), quién realiza la conversión de los protocolos en forma bidireccional. Los demás bloque simplemente hacen al funcionamiento del FT2232.
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\begin{figure}[H]
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| 103 |
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|
\begin{subfigure}{\textwidth}
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| 104 |
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|
\centering
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| 105 |
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|
\includegraphics[width=\textwidth]{images/oocd-links_sch_1}
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| 106 |
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|
\caption{FT2232, IC dispositivo interface USB/JTAG}
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| 107 |
|
|
\end{subfigure}
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| 108 |
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|
\caption{Esquemático}
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| 109 |
|
|
\end{figure}
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| 110 |
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|
\begin{figure}[H]
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| 111 |
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|
\addtocounter{figure}{-1}
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| 112 |
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\setcounter{subfigure}{1}
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| 113 |
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|
\begin{subfigure}{\textwidth}
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| 114 |
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|
\centering
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| 115 |
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\includegraphics[width=\textwidth]{images/oocd-links_sch_2}
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| 116 |
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\caption{Periféricos}
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| 117 |
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|
\end{subfigure}
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| 118 |
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|
\caption{Esquemático (Continuación)}
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| 119 |
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|
\end{figure}
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| 120 |
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| 121 |
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\begin{figure}[H]
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| 122 |
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\begin{subfigure}[b]{0.5\textwidth}
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| 123 |
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|
\centering
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| 124 |
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\includegraphics[width=\textwidth]{images/oocd-links_brd_top}
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| 125 |
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\caption{Top}
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| 126 |
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|
\end{subfigure}
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| 127 |
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|
\begin{subfigure}[b]{0.5\textwidth}
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| 128 |
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|
\centering
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| 129 |
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|
\includegraphics[width=\textwidth]{images/oocd-links_brd_botton}
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| 130 |
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\caption{Botton}
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| 131 |
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|
\end{subfigure}
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| 132 |
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|
\caption{PCB}
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| 133 |
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|
\end{figure}
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| 134 |
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| 135 |
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\begin{figure}[H]
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| 136 |
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|
\addtocounter{figure}{-1}
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| 137 |
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\setcounter{subfigure}{2}
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| 138 |
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\begin{subfigure}[b]{\textwidth}
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| 139 |
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|
\centering
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| 140 |
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|
\includegraphics[width=0.5\textwidth]{images/oocd-links_brd_top_and_botton}
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| 141 |
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|
\caption{Top \& Botton}
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| 142 |
|
|
\end{subfigure}
|
| 143 |
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|
\caption{PCB (Continuación)}
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| 144 |
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|
\end{figure}
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| 145 |
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| 146 |
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\subsubsection{S3Power}
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| 148 |
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La placa \textsl{S3Power} fue diseñada por un los miembros del \textbf{INTI}, originalmente destinada a la placa \textbf{S3Proto}, y liberada con licencia \textsl{GPL (General Public License)} en la web \texttt{fpgalibre.sourceforce.net}.
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| 149 |
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|
Las características eléctricas, en particular, de potencia son muy importantes debido a los distintos niveles de tensión que manejan las FPGAs que se utilizarán. Texas Instruments ha desarrollado un IC (TPS75003) específico para la familia de las FPGA de Xilinx (Spantan 3 - Xilinx Inc). Aquí se resuelven los tiempos de encendido como la regulación en el consumo de potencia de la FPGA.
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| 150 |
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|
\begin{figure}[H]
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| 151 |
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|
\centering
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| 152 |
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\includegraphics[width=\textwidth]{images/s3power_sch}
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| 153 |
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|
\caption{Esquemático}
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| 154 |
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|
\end{figure}
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| 155 |
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| 156 |
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|
\begin{figure}[H]
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| 157 |
|
|
\begin{subfigure}[b]{0.5\textwidth}
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| 158 |
|
|
\centering
|
| 159 |
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|
\includegraphics[width=\textwidth]{images/s3power_brd_top}
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| 160 |
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|
\caption{Top}
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| 161 |
|
|
\end{subfigure}
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| 162 |
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|
\begin{subfigure}[b]{0.5\textwidth}
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| 163 |
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|
\centering
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| 164 |
|
|
\includegraphics[width=\textwidth]{images/s3power_brd_botton}
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| 165 |
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|
\caption{Botton}
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| 166 |
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|
\end{subfigure}
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| 167 |
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% \caption{PCB}
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| 168 |
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|
%\end{figure}
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| 169 |
|
|
%
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| 170 |
|
|
%\begin{figure}[H]
|
| 171 |
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|
% \addtocounter{figure}{-1}
|
| 172 |
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|
% \setcounter{subfigure}{2}
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| 173 |
|
|
\begin{subfigure}[b]{\textwidth}
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| 174 |
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|
\centering
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| 175 |
|
|
\includegraphics[width=0.5\textwidth]{images/s3power_brd_top_and_botton}
|
| 176 |
|
|
\caption{Top \& Botton}
|
| 177 |
|
|
\end{subfigure}
|
| 178 |
|
|
\caption{PCB}%(Continuación)}
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| 179 |
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|
\end{figure}
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| 180 |
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| 181 |
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\newpage{}
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| 182 |
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\subsubsection{FPGA (PHR \small{version BETA})}
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| 183 |
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| 184 |
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La placa \textsl{FPGA} que se presenta a continuación, es una versión prototipo que de la placa \textbf{PHR} final. La versión BETA pretende realizar un testeo de las características de potencia y el interface al puerto JTAG que dispone el dispositivo programable. Para la alimentación del mismo, se utiliza la placa \textbf{S3power} que se ha descrito en puntos anteriores.
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| 185 |
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| 186 |
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\begin{figure}[H]
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| 187 |
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|
\begin{subfigure}{\textwidth}
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| 188 |
|
|
\centering
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| 189 |
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|
\includegraphics[width=\textwidth]{images/fpga_sch_1}
|
| 190 |
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|
\caption{FPGA (XC3S50A) \& Memoria de programación (XCF01S)}
|
| 191 |
|
|
\end{subfigure}
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| 192 |
|
|
\caption{Esquemático}
|
| 193 |
|
|
\end{figure}
|
| 194 |
|
|
\begin{figure}[H]
|
| 195 |
|
|
\addtocounter{figure}{-1}
|
| 196 |
|
|
\setcounter{subfigure}{1}
|
| 197 |
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|
\begin{subfigure}{\textwidth}
|
| 198 |
|
|
\centering
|
| 199 |
|
|
\includegraphics[width=0.6\textwidth]{images/fpga_sch_2}
|
| 200 |
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|
\caption{Circuito de potencia (Placa S3power)}
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| 201 |
|
|
\end{subfigure}
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| 202 |
|
|
\caption{Esquemático (Continuación)}
|
| 203 |
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|
\end{figure}
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| 204 |
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| 205 |
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|
\begin{figure}[H]
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| 206 |
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|
\begin{subfigure}[b]{0.5\textwidth}
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| 207 |
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|
\centering
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| 208 |
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|
\includegraphics[width=\textwidth]{images/fpga_brd_top}
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| 209 |
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|
\caption{Top}
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| 210 |
|
|
\end{subfigure}
|
| 211 |
|
|
\begin{subfigure}[b]{0.5\textwidth}
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| 212 |
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|
\centering
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| 213 |
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|
\includegraphics[width=\textwidth]{images/fpga_brd_botton}
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| 214 |
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|
\caption{Botton}
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| 215 |
|
|
\end{subfigure}
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| 216 |
|
|
\caption{PCB}
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| 217 |
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|
\end{figure}
|
| 218 |
|
|
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| 219 |
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|
\begin{figure}[H]
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| 220 |
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|
\addtocounter{figure}{-1}
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| 221 |
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\setcounter{subfigure}{2}
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| 222 |
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|
\begin{subfigure}[b]{\textwidth}
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| 223 |
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|
\centering
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| 224 |
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|
\includegraphics[width=0.5\textwidth]{images/fpga_brd_top_and_botton}
|
| 225 |
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|
\caption{Top \& Botton}
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| 226 |
|
|
\end{subfigure}
|
| 227 |
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|
\caption{PCB (Continuación)}
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| 228 |
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|
\end{figure}
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| 229 |
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| 230 |
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|
\section{Documentación}
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| 232 |
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|
La documentación resulta fundamental en ésta etapa del desarrollo. Si bien se quiere lograr el correcto funcionamiento de las placas, la documentación sirve para realizar correciones a las versiones futuras de cada placa. Otro objetivo es documentar el funcionamiento de cada dispositivo que sirvan al reporte final como así también a los usuarios de la \emph{Plataforma de Hardware Reconfigurable}.
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| 233 |
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\newpage{}
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| 234 |
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|
\appendix{}
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| 235 |
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|
\section{Repositorio de proyecto}
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|
El proyecto se encuentra alojado en los servidores de \emph{OpenCores}. Por lo que se puede acceder a los repositorios mediante el siguiente link, \texttt{http://opencores.org/project,phr}
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| 238 |
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|
De todas formas se pueden comunicar por correo, \texttt{guanucoluis@gmail.com}.
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| 239 |
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| 240 |
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\section{Archivos a conciderar}
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| 241 |
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|
Se dispone de varios archivos relacionados con esta etapa de ensamblado y testeo.
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| 242 |
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| 243 |
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\begin{verbatim}
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| 244 |
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|
luis@luis-laptop:to_print$ ls -lX
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| 245 |
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|
total 2872
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| 246 |
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|
-rw-r--r-- 1 luis luis 1421 jul 10 16:38 cpld.cmp
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| 247 |
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|
-rw-r--r-- 1 luis luis 4599 jul 10 17:09 fpga.cmp
|
| 248 |
|
|
-rw-r--r-- 1 luis luis 6126 ago 28 21:34 OOCD_placa.cmp
|
| 249 |
|
|
-rw-r--r-- 1 luis luis 4159 jul 10 16:40 S3Proto_Power.cmp
|
| 250 |
|
|
-rw-r--r-- 1 luis luis 234181 ago 28 21:29 fpga_brd.pdf
|
| 251 |
|
|
-rw-r--r-- 1 luis luis 137037 ago 28 21:55 fpga_sch.pdf
|
| 252 |
|
|
-rw-r--r-- 1 luis luis 177723 ago 28 21:23 OOCD-Links_brd.pdf
|
| 253 |
|
|
-rw-r--r-- 1 luis luis 88397 ago 28 21:55 OOCD-Links_sch.pdf
|
| 254 |
|
|
-rw-r--r-- 1 luis luis 145699 ago 28 21:04 ot-cpld_brd.pdf
|
| 255 |
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|
-rw-r--r-- 1 luis luis 55105 ago 28 21:55 ot-cpld_sch.pdf
|
| 256 |
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|
-rw-r--r-- 1 luis luis 121516 ago 28 21:17 S3Proto_Power_brd.pdf
|
| 257 |
|
|
-rw-r--r-- 1 luis luis 63912 ago 28 00:40 S3Proto_Power_sch.pdf
|
| 258 |
|
|
-rw-r--r-- 1 luis luis 1520722 ago 28 20:39 schedule.pdf
|
| 259 |
|
|
-rw-r--r-- 1 luis luis 57478 ago 28 21:35 cpld.png
|
| 260 |
|
|
-rw-r--r-- 1 luis luis 86035 ago 28 21:37 fpga.png
|
| 261 |
|
|
-rw-r--r-- 1 luis luis 66724 ago 28 21:33 OOCD_placa.png
|
| 262 |
|
|
-rw-r--r-- 1 luis luis 70647 ago 28 21:36 S3Proto_Power.png
|
| 263 |
|
|
\end{verbatim}
|
| 264 |
|
|
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| 265 |
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|
En estos archivos se tiene las figuras presentadas en las anteriores secciones pero con mejor resolución, estos terminan en \texttt{\_sch} o \texttt{\_brd} correspondientes a si se trata del esquemático o el PCB, respectivamente. También se tiene los archivos \texttt{.cmp}, los que contienen la lista de componentes a utilizar y su referencia en el esquemático como así también el encapsulado. Los archivos \texttt{.png} son las distintas placas vista en 3D para tener una idea de como debería quedar al finalizar el desarrollo.
|
| 266 |
|
|
\end{document}
|
