OpenCores
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Subversion Repositories phr

[/] [phr/] [trunk/] [doc/] [papers/] [PHR/] [2014-03-12/] [bare_conf.tex] - Blame information for rev 295

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Line No. Rev Author Line
1 153 guanucolui
%% bare_conf.tex
2
%% V1.3
3
%% 2007/01/11
4
%% by Michael Shell
5
%% See:
6
%% http://www.michaelshell.org/
7
%% for current contact information.
8
%%
9
%% This is a skeleton file demonstrating the use of IEEEtran.cls
10
%% (requires IEEEtran.cls version 1.7 or later) with an IEEE conference paper.
11
%%
12
%% Support sites:
13
%% http://www.michaelshell.org/tex/ieeetran/
14
%% http://www.ctan.org/tex-archive/macros/latex/contrib/IEEEtran/
15
%% and
16
%% http://www.ieee.org/
17
 
18
%%*************************************************************************
19
%% Legal Notice:
20
%% This code is offered as-is without any warranty either expressed or
21
%% implied; without even the implied warranty of MERCHANTABILITY or
22
%% FITNESS FOR A PARTICULAR PURPOSE!
23
%% User assumes all risk.
24
%% In no event shall IEEE or any contributor to this code be liable for
25
%% any damages or losses, including, but not limited to, incidental,
26
%% consequential, or any other damages, resulting from the use or misuse
27
%% of any information contained here.
28
%%
29
%% All comments are the opinions of their respective authors and are not
30
%% necessarily endorsed by the IEEE.
31
%%
32
%% This work is distributed under the LaTeX Project Public License (LPPL)
33
%% ( http://www.latex-project.org/ ) version 1.3, and may be freely used,
34
%% distributed and modified. A copy of the LPPL, version 1.3, is included
35
%% in the base LaTeX documentation of all distributions of LaTeX released
36
%% 2003/12/01 or later.
37
%% Retain all contribution notices and credits.
38
%% ** Modified files should be clearly indicated as such, including  **
39
%% ** renaming them and changing author support contact information. **
40
%%
41
%% File list of work: IEEEtran.cls, IEEEtran_HOWTO.pdf, bare_adv.tex,
42
%%                    bare_conf.tex, bare_jrnl.tex, bare_jrnl_compsoc.tex
43
%%*************************************************************************
44
 
45
% *** Authors should verify (and, if needed, correct) their LaTeX system  ***
46
% *** with the testflow diagnostic prior to trusting their LaTeX platform ***
47
% *** with production work. IEEE's font choices can trigger bugs that do  ***
48
% *** not appear when using other class files.                            ***
49
% The testflow support page is at:
50
% http://www.michaelshell.org/tex/testflow/
51
 
52
 
53
 
54
% Note that the a4paper option is mainly intended so that authors in
55
% countries using A4 can easily print to A4 and see how their papers will
56
% look in print - the typesetting of the document will not typically be
57
% affected with changes in paper size (but the bottom and side margins will).
58
% Use the testflow package mentioned above to verify correct handling of
59
% both paper sizes by the user's LaTeX system.
60
%
61
% Also note that the "draftcls" or "draftclsnofoot", not "draft", option
62
% should be used if it is desired that the figures are to be displayed in
63
% draft mode.
64
%
65 155 maximiq
\documentclass[conference]{IEEEtran}
66 153 guanucolui
% Add the compsoc option for Computer Society conferences.
67
%
68
% If IEEEtran.cls has not been installed into the LaTeX system files,
69
% manually specify the path to it like:
70
% \documentclass[conference]{../sty/IEEEtran}
71
 
72
 
73
% Some very useful LaTeX packages include:
74
% (uncomment the ones you want to load)
75
 
76
 
77
% *** MISC UTILITY PACKAGES ***
78
%
79
%\usepackage{ifpdf}
80
% Heiko Oberdiek's ifpdf.sty is very useful if you need conditional
81
% compilation based on whether the output is pdf or dvi.
82
% usage:
83
% \ifpdf
84
%   % pdf code
85
% \else
86
%   % dvi code
87
% \fi
88
% The latest version of ifpdf.sty can be obtained from:
89
% http://www.ctan.org/tex-archive/macros/latex/contrib/oberdiek/
90
% Also, note that IEEEtran.cls V1.7 and later provides a builtin
91
% \ifCLASSINFOpdf conditional that works the same way.
92
% When switching from latex to pdflatex and vice-versa, the compiler may
93
% have to be run twice to clear warning/error messages.
94
 
95
 
96
 
97
% *** CITATION PACKAGES ***
98
%
99
%\usepackage{cite}
100
% cite.sty was written by Donald Arseneau
101
% V1.6 and later of IEEEtran pre-defines the format of the cite.sty package
102
% \cite{} output to follow that of IEEE. Loading the cite package will
103
% result in citation numbers being automatically sorted and properly
104
% "compressed/ranged". e.g., [1], [9], [2], [7], [5], [6] without using
105
% cite.sty will become [1], [2], [5]--[7], [9] using cite.sty. cite.sty's
106
% \cite will automatically add leading space, if needed. Use cite.sty's
107
% noadjust option (cite.sty V3.8 and later) if you want to turn this off.
108
% cite.sty is already installed on most LaTeX systems. Be sure and use
109
% version 4.0 (2003-05-27) and later if using hyperref.sty. cite.sty does
110
% not currently provide for hyperlinked citations.
111
% The latest version can be obtained at:
112
% http://www.ctan.org/tex-archive/macros/latex/contrib/cite/
113
% The documentation is contained in the cite.sty file itself.
114
 
115
 
116
% *** GRAPHICS RELATED PACKAGES ***
117
%
118
\ifCLASSINFOpdf
119 159 guanucolui
\usepackage[pdftex]{graphicx}
120 153 guanucolui
  % declare the path(s) where your graphic files are
121
  % \graphicspath{{../pdf/}{../jpeg/}}
122
  % and their extensions so you won't have to specify these with
123
  % every instance of \includegraphics
124
  % \DeclareGraphicsExtensions{.pdf,.jpeg,.png}
125
\else
126
  % or other class option (dvipsone, dvipdf, if not using dvips). graphicx
127
  % will default to the driver specified in the system graphics.cfg if no
128
  % driver is specified.
129
  % \usepackage[dvips]{graphicx}
130
  % declare the path(s) where your graphic files are
131
  % \graphicspath{{../eps/}}
132
  % and their extensions so you won't have to specify these with
133
  % every instance of \includegraphics
134
  % \DeclareGraphicsExtensions{.eps}
135
\fi
136
% graphicx was written by David Carlisle and Sebastian Rahtz. It is
137
% required if you want graphics, photos, etc. graphicx.sty is already
138
% installed on most LaTeX systems. The latest version and documentation can
139
% be obtained at:
140
% http://www.ctan.org/tex-archive/macros/latex/required/graphics/
141
% Another good source of documentation is "Using Imported Graphics in
142
% LaTeX2e" by Keith Reckdahl which can be found as epslatex.ps or
143
% epslatex.pdf at: http://www.ctan.org/tex-archive/info/
144
%
145
% latex, and pdflatex in dvi mode, support graphics in encapsulated
146
% postscript (.eps) format. pdflatex in pdf mode supports graphics
147
% in .pdf, .jpeg, .png and .mps (metapost) formats. Users should ensure
148
% that all non-photo figures use a vector format (.eps, .pdf, .mps) and
149
% not a bitmapped formats (.jpeg, .png). IEEE frowns on bitmapped formats
150
% which can result in "jaggedy"/blurry rendering of lines and letters as
151
% well as large increases in file sizes.
152
%
153
% You can find documentation about the pdfTeX application at:
154
% http://www.tug.org/applications/pdftex
155
 
156
 
157
% *** MATH PACKAGES ***
158
%
159 180 guanucolui
\usepackage[cmex10]{amsmath}
160 153 guanucolui
% A popular package from the American Mathematical Society that provides
161
% many useful and powerful commands for dealing with mathematics. If using
162
% it, be sure to load this package with the cmex10 option to ensure that
163
% only type 1 fonts will utilized at all point sizes. Without this option,
164
% it is possible that some math symbols, particularly those within
165
% footnotes, will be rendered in bitmap form which will result in a
166
% document that can not be IEEE Xplore compliant!
167
%
168
% Also, note that the amsmath package sets \interdisplaylinepenalty to 10000
169
% thus preventing page breaks from occurring within multiline equations. Use:
170
%\interdisplaylinepenalty=2500
171
% after loading amsmath to restore such page breaks as IEEEtran.cls normally
172
% does. amsmath.sty is already installed on most LaTeX systems. The latest
173
% version and documentation can be obtained at:
174
% http://www.ctan.org/tex-archive/macros/latex/required/amslatex/math/
175
 
176
 
177
% *** SPECIALIZED LIST PACKAGES ***
178
%
179
%\usepackage{algorithmic}
180
% algorithmic.sty was written by Peter Williams and Rogerio Brito.
181
% This package provides an algorithmic environment fo describing algorithms.
182
% You can use the algorithmic environment in-text or within a figure
183
% environment to provide for a floating algorithm. Do NOT use the algorithm
184
% floating environment provided by algorithm.sty (by the same authors) or
185
% algorithm2e.sty (by Christophe Fiorio) as IEEE does not use dedicated
186
% algorithm float types and packages that provide these will not provide
187
% correct IEEE style captions. The latest version and documentation of
188
% algorithmic.sty can be obtained at:
189
% http://www.ctan.org/tex-archive/macros/latex/contrib/algorithms/
190
% There is also a support site at:
191
% http://algorithms.berlios.de/index.html
192
% Also of interest may be the (relatively newer and more customizable)
193
% algorithmicx.sty package by Szasz Janos:
194
% http://www.ctan.org/tex-archive/macros/latex/contrib/algorithmicx/
195
 
196
 
197
% *** ALIGNMENT PACKAGES ***
198
%
199
%\usepackage{array}
200
% Frank Mittelbach's and David Carlisle's array.sty patches and improves
201
% the standard LaTeX2e array and tabular environments to provide better
202
% appearance and additional user controls. As the default LaTeX2e table
203
% generation code is lacking to the point of almost being broken with
204
% respect to the quality of the end results, all users are strongly
205
% advised to use an enhanced (at the very least that provided by array.sty)
206
% set of table tools. array.sty is already installed on most systems. The
207
% latest version and documentation can be obtained at:
208
% http://www.ctan.org/tex-archive/macros/latex/required/tools/
209
 
210
 
211
%\usepackage{mdwmath}
212
%\usepackage{mdwtab}
213
% Also highly recommended is Mark Wooding's extremely powerful MDW tools,
214
% especially mdwmath.sty and mdwtab.sty which are used to format equations
215
% and tables, respectively. The MDWtools set is already installed on most
216
% LaTeX systems. The lastest version and documentation is available at:
217
% http://www.ctan.org/tex-archive/macros/latex/contrib/mdwtools/
218
 
219
 
220
% IEEEtran contains the IEEEeqnarray family of commands that can be used to
221
% generate multiline equations as well as matrices, tables, etc., of high
222
% quality.
223
 
224
 
225
%\usepackage{eqparbox}
226
% Also of notable interest is Scott Pakin's eqparbox package for creating
227
% (automatically sized) equal width boxes - aka "natural width parboxes".
228
% Available at:
229
% http://www.ctan.org/tex-archive/macros/latex/contrib/eqparbox/
230
 
231
 
232
 
233
% *** SUBFIGURE PACKAGES ***
234
%\usepackage[tight,footnotesize]{subfigure}
235
% subfigure.sty was written by Steven Douglas Cochran. This package makes it
236
% easy to put subfigures in your figures. e.g., "Figure 1a and 1b". For IEEE
237
% work, it is a good idea to load it with the tight package option to reduce
238
% the amount of white space around the subfigures. subfigure.sty is already
239
% installed on most LaTeX systems. The latest version and documentation can
240
% be obtained at:
241
% http://www.ctan.org/tex-archive/obsolete/macros/latex/contrib/subfigure/
242
% subfigure.sty has been superceeded by subfig.sty.
243
 
244
 
245
 
246
%\usepackage[caption=false]{caption}
247 159 guanucolui
\usepackage[font=footnotesize,caption=false]{subfig}
248 153 guanucolui
% subfig.sty, also written by Steven Douglas Cochran, is the modern
249
% replacement for subfigure.sty. However, subfig.sty requires and
250
% automatically loads Axel Sommerfeldt's caption.sty which will override
251
% IEEEtran.cls handling of captions and this will result in nonIEEE style
252
% figure/table captions. To prevent this problem, be sure and preload
253
% caption.sty with its "caption=false" package option. This is will preserve
254
% IEEEtran.cls handing of captions. Version 1.3 (2005/06/28) and later
255
% (recommended due to many improvements over 1.2) of subfig.sty supports
256
% the caption=false option directly:
257
%\usepackage[caption=false,font=footnotesize]{subfig}
258
%
259
% The latest version and documentation can be obtained at:
260
% http://www.ctan.org/tex-archive/macros/latex/contrib/subfig/
261
% The latest version and documentation of caption.sty can be obtained at:
262
% http://www.ctan.org/tex-archive/macros/latex/contrib/caption/
263
 
264
 
265
% *** FLOAT PACKAGES ***
266
%
267
%\usepackage{fixltx2e}
268
% fixltx2e, the successor to the earlier fix2col.sty, was written by
269
% Frank Mittelbach and David Carlisle. This package corrects a few problems
270
% in the LaTeX2e kernel, the most notable of which is that in current
271
% LaTeX2e releases, the ordering of single and double column floats is not
272
% guaranteed to be preserved. Thus, an unpatched LaTeX2e can allow a
273
% single column figure to be placed prior to an earlier double column
274
% figure. The latest version and documentation can be found at:
275
% http://www.ctan.org/tex-archive/macros/latex/base/
276
 
277
 
278
 
279
%\usepackage{stfloats}
280
% stfloats.sty was written by Sigitas Tolusis. This package gives LaTeX2e
281
% the ability to do double column floats at the bottom of the page as well
282
% as the top. (e.g., "\begin{figure*}[!b]" is not normally possible in
283
% LaTeX2e). It also provides a command:
284
%\fnbelowfloat
285
% to enable the placement of footnotes below bottom floats (the standard
286
% LaTeX2e kernel puts them above bottom floats). This is an invasive package
287
% which rewrites many portions of the LaTeX2e float routines. It may not work
288
% with other packages that modify the LaTeX2e float routines. The latest
289
% version and documentation can be obtained at:
290
% http://www.ctan.org/tex-archive/macros/latex/contrib/sttools/
291
% Documentation is contained in the stfloats.sty comments as well as in the
292
% presfull.pdf file. Do not use the stfloats baselinefloat ability as IEEE
293
% does not allow \baselineskip to stretch. Authors submitting work to the
294
% IEEE should note that IEEE rarely uses double column equations and
295
% that authors should try to avoid such use. Do not be tempted to use the
296
% cuted.sty or midfloat.sty packages (also by Sigitas Tolusis) as IEEE does
297
% not format its papers in such ways.
298
 
299
% --------------- USEPACKAGE agregados por guanucoluis ----------------
300
 
301
\usepackage[utf8]{inputenc}
302 178 guanucolui
\usepackage{multirow}
303 196 guanucolui
%\usepackage[english]{babel}
304 195 guanucolui
\usepackage{amssymb}
305 159 guanucolui
%\usepackage[pdftex]{graphicx}
306 153 guanucolui
 
307 155 maximiq
% ------------------------- Agregados por maxi ------------------------
308 153 guanucolui
 
309 155 maximiq
\renewcommand{\abstractname}{Resumen}
310 196 guanucolui
\renewcommand{\figurename}{Fig.}
311
\renewcommand{\tablename}{Tabla}
312
\renewcommand{\refname}{Referencias}
313 201 guanucolui
\hyphenation{de-sa-rro-llar de-sa-rro-llos de-sa-rro-llo clas-si-fi-can ne-ce-sa-ria-men-te dis-po-si-ti-vos in-te-gra-das es-pa-cio pre-sen-tan di-men-sio-nes di-fe-ren-tes in-dus-tri-al prin-ci-pa-les per-mi-ten com-pu-ta-do-ras pro-por-cio-na dis-po-si-ti-vo im-ple-men-tar par-ti-ci-pa-do di-gi-ta-les rui-do-sa}
314 155 maximiq
 
315
%lista de posibles "Fixed names"  de latex que pueden hacer falta
316
%\abstractname   Abstract
317
%\alsoname       see also (makeidx package)
318
%\appendixname   Appendix
319
%\bibname        Bibliography (report,book)
320
%\ccname         cc (letter)
321
%\chaptername    Chapter (report,book)
322
%\contentsname   Contents
323
%\enclname       encl (letter)
324
%\figurename     Figure (for captions)
325
%\headtoname     To (letter)
326
%\indexname      Index
327
%\listfigurename         List of Figures
328
%\listtablename  List of Tables
329
%\pagename       Page (letter)
330
%\partname       Part
331
%\refname        References (article)
332
%\seename        see (makeidx package)
333
%\tablename      Table (for caption)
334
 
335
 
336 153 guanucolui
% *** PDF, URL AND HYPERLINK PACKAGES ***
337
%
338
%\usepackage{url}
339
% url.sty was written by Donald Arseneau. It provides better support for
340
% handling and breaking URLs. url.sty is already installed on most LaTeX
341
% systems. The latest version can be obtained at:
342
% http://www.ctan.org/tex-archive/macros/latex/contrib/misc/
343
% Read the url.sty source comments for usage information. Basically,
344
% \url{my_url_here}.
345
 
346
 
347
% *** Do not adjust lengths that control margins, column widths, etc. ***
348
% *** Do not use packages that alter fonts (such as pslatex).         ***
349
% There should be no need to do such things with IEEEtran.cls V1.6 and later.
350
% (Unless specifically asked to do so by the journal or conference you plan
351
% to submit to, of course. )
352
 
353
 
354
% correct bad hyphenation here
355
\hyphenation{op-tical net-works semi-conduc-tor}
356
 
357
 
358
\begin{document}
359
%
360
% paper title
361
% can use linebreaks \\ within to get better formatting as desired
362
\title{Plataforma de Hardware Reconfigurable para el Diseño de Sistemas Digitales}
363
 
364
 
365
% author names and affiliations
366
% use a multiple column layout for up to three different
367
% affiliations
368 204 guanucolui
\author{\IEEEauthorblockN{Alexis Maximiliano Quinteros, Luis Alberto Guanuco, Sergio Daniel Olmedo}
369 169 guanucolui
\IEEEauthorblockA{Centro Universitario de Desarrollo en Automoción y Robótica\\
370 153 guanucolui
Universidad Tecnológica Nacional\\
371
Facultad Regional Córdoba\\
372 196 guanucolui
Email: \{50214,lguanuco\}@electronica.frc.utn.edu.ar, solmedo@scdt.frc.utn.edu.ar}
373 165 guanucolui
}
374 153 guanucolui
 
375
 
376
% conference papers do not typically use \thanks and this command
377
% is locked out in conference mode. If really needed, such as for
378
% the acknowledgment of grants, issue a \IEEEoverridecommandlockouts
379
% after \documentclass
380
 
381
% for over three affiliations, or if they all won't fit within the width
382
% of the page, use this alternative format:
383
%
384
%\author{\IEEEauthorblockN{Michael Shell\IEEEauthorrefmark{1},
385
%Homer Simpson\IEEEauthorrefmark{2},
386
%James Kirk\IEEEauthorrefmark{3},
387
%Montgomery Scott\IEEEauthorrefmark{3} and
388
%Eldon Tyrell\IEEEauthorrefmark{4}}
389
%\IEEEauthorblockA{\IEEEauthorrefmark{1}School of Electrical and Computer Engineering\\
390
%Georgia Institute of Technology,
391
%Atlanta, Georgia 30332--0250\\ Email: see http://www.michaelshell.org/contact.html}
392
%\IEEEauthorblockA{\IEEEauthorrefmark{2}Twentieth Century Fox, Springfield, USA\\
393
%Email: homer@thesimpsons.com}
394
%\IEEEauthorblockA{\IEEEauthorrefmark{3}Starfleet Academy, San Francisco, California 96678-2391\\
395
%Telephone: (800) 555--1212, Fax: (888) 555--1212}
396
%\IEEEauthorblockA{\IEEEauthorrefmark{4}Tyrell Inc., 123 Replicant Street, Los Angeles, California 90210--4321}}
397
 
398
 
399
% use for special paper notices
400
%\IEEEspecialpapernotice{(Invited Paper)}
401
 
402
 
403
% make the title area
404
\maketitle
405
 
406
 
407
\begin{abstract}
408
 
409 295 guanucolui
La constante evolución de los sistemas electrónicos (digitales y analógicos) exige la búsqueda de nuevas herramientas para la formación académica. En el caso del diseños de sistemas digitales una excelente alternativa es el de uso placas de evaluación basadas en dispositivos lógicos programables (PLDs). En función de los requerimientos y necesidades académicas que demandan recursos de hardware, y las oportunidades concretas de desarrollar una plataforma ajustada a las necesidades planteadas es que se presenta una plataforma reconfigurable con especificaciones abiertas. Este diseño cuenta con una FPGA (Field Programmable Gate Array) que dispone de una gran cantidad de recursos internos para el uso en sistemas digitales avanzados, pero  además cuenta con periféricos básicos con los que se puede interactuar en la implementación de sistemas digitales. El proyecto se publica en forma libre (licencia GPL) buscando incentivar a otros grupos académicos en la  modificación y adaptación de este trabajo a sus necesidades como así también proponer mejoras en versiones futuras de la plataforma.
410 159 guanucolui
 
411 153 guanucolui
\end{abstract}
412 165 guanucolui
 
413 153 guanucolui
% IEEEtran.cls defaults to using nonbold math in the Abstract.
414
% This preserves the distinction between vectors and scalars. However,
415
% if the conference you are submitting to favors bold math in the abstract,
416
% then you can use LaTeX's standard command \boldmath at the very start
417
% of the abstract to achieve this. Many IEEE journals/conferences frown on
418
% math in the abstract anyway.
419
 
420
% no keywords
421
 
422
 
423
 
424
 
425
% For peer review papers, you can put extra information on the cover
426
% page as needed:
427
% \ifCLASSOPTIONpeerreview
428
% \begin{center} \bfseries EDICS Category: 3-BBND \end{center}
429
% \fi
430
%
431
% For peerreview papers, this IEEEtran command inserts a page break and
432
% creates the second title. It will be ignored for other modes.
433
\IEEEpeerreviewmaketitle
434
 
435 155 maximiq
\section{Introducción}
436 153 guanucolui
 
437 196 guanucolui
Las áreas académicas vinculadas a la electrónica y la computación se encuentran en constante demanda de recursos educativos de hardware y software en virtud de potenciar los conocimientos de los estudiantes. En el caso de las tecnologías con poca difusión o implementación en la industria regional, la principal opción es la importación de plataformas educativas adquiridas a empresas destinadas a la manufacturación de sistemas embebidos. Estas plataformas comerciales se clasifican según su implementación por lo que no siempre cubren los requerimientos académicos. Por ejemplo, en el área de las técnicas digitales, los requerimientos de hardware para las cátedras iniciales difieren de las cátedras avanzadas. Esta situación presenta la oportunidad de desarrollar una plataforma a la medida de las necesidades de las instituciones académicas. Si se dispone de las especificaciones por parte de los docentes y la articulación de laboratorios y grupos de investigación, es posible obtener un desarrollo que cubra las expectativas y aliente a la producción regional de plataformas educativas en un marco de transferencia de tecnología.
438 165 guanucolui
 
439 251 guanucolui
En el proceso de aprendizaje de las Técnicas Digitales necesariamente se deben implementar los diseños digitales. Desde el Álgebra de Boole, con operaciones digitales simples, hasta la implementación de un microprocesador son prácticas comunes de los sistemas digitales lógicos y resulta fundamental su ejercitación para concluir el ciclo de enseñanza.
440 168 guanucolui
 
441 200 guanucolui
Al comienzo de la década de los 90s surgieron varios trabajos donde se planteaba la necesidad de una plataforma educativa orientada a la implementación de diseños lógicos digitales basados en PLDs. Los principales demandantes eran diseñadores de arquitecturas de microprocesadores \cite{ASArev.1}, desarrollos que años anteriores resultaban dificultosos por el costo de la implementación en hardware. El avance en el proceso de integración de los circuitos integrados ha llevado a que se desarrollen plataformas más complejas que ofrecen una gran cantidad de recursos de hardware. Al día de hoy se han generado varios proyectos desarrollados por instituciones académicas \cite{FPGA-platform-CPU-design}\cite{Low-Cost-Interactive-Rapid-Prototyping}\cite{FPGA-Based-Experiment-Platform-for-Multi-Core-System}, otras con especificaciones abiertas \cite{Building-an-Evolvable-Low-Cost-HWSW-Platform}\cite{NetFPGA} y también con fines comerciales \cite{Port-Emb-Linux-XUP-Virtex-II.Dev-Board}. Todos estos trabajos tienen algunas características en común\footnote{La caracterización anterior no es un intento de generalizar a todas las plataformas educativas basadas en PLDs, pero sí resulta útil para definir el perfil de la plataforma que se describe en este trabajo.}:
442 187 guanucolui
 
443 173 guanucolui
\begin{itemize}
444 194 guanucolui
\item El dispositivo lógico programable central es una FPGA
445
\item Poseen Memoria de configuración de la FPGA
446
\item El acceso al dispositivo es a través de JTAG
447
\item Disponen de algún software para interactuar con la plataforma desde una computadora
448
\item Tienen dos perfiles de diseño:
449 173 guanucolui
  \begin{itemize}
450
  \item Para la implementación de sistemas lógicos generales
451
  \item Orientado a un área específica
452
  \end{itemize}
453
\end{itemize}
454 187 guanucolui
 
455 200 guanucolui
En función del perfil del usuario de la plataforma se definen los dispositivos que se utilizarán. La Tabla \ref{tab:rec-plataforma} ilustra una clasificación de los recursos que ofrecen diferentes plataformas basada en dispositivos PLDs. A niveles iniciales en el estudio de la lógica digital se requieren periféricos básicos como ser llaves conmutadoras de estados lógicos, pulsadores, dispositivos indicadores como diodos LED, etc. A un nivel medio se manejan controladores para display gráficos LCD/LED, comunicaciones entre varios dispositivos mediante SPI, I2C, etc. Y por último, en la formación de especialistas de sistemas embebidos, se requieren recursos como interfaces físicos para ethernet, controladores HDMI, USB, y otros más.
456 187 guanucolui
 
457 195 guanucolui
\begin{table}[!t]
458
\renewcommand{\arraystretch}{1.3}
459
\caption{Recursos de hardware en función de los niveles de aprendizaje}
460
\label{tab:rec-plataforma}
461 173 guanucolui
\centering
462 195 guanucolui
\begin{tabular}{|l|c|c|c|}
463
\hline
464
\multirow{2}{*}{Nivel} & Llaves/pulsadores & ADC\&DAC/SPI & USB/ETH \\
465
                       & Diodos LED & Display LCD/VGA & HDMI \\
466
\hline
467
Inicial & $\checkmark$ & & \\
468
\hline
469
Medio & $\checkmark$ & $\checkmark$ & \\
470
\hline
471
Avanzado & $\checkmark$ & $\checkmark$ & $\checkmark$ \\
472
\hline
473
\end{tabular}
474
\end{table}
475 169 guanucolui
 
476 200 guanucolui
Las principales empresas fabricantes de sistemas embebidos basados en dispositivos PLDs son Xilinx, Altera y Digilent. Estos desarrollos se encuentran orientados a,
477 195 guanucolui
 
478 159 guanucolui
\begin{itemize}
479
\item Sistemas de comunicaciones
480
\item Procesamiento de Señales Digitales (DSP)
481 196 guanucolui
\item Automoción
482 159 guanucolui
\end{itemize}
483 173 guanucolui
 
484 195 guanucolui
En la Fig. \ref{fig:board-fpga} se pueden ver tres diferentes plataformas orientadas al diseño de sistemas digitales\footnote{Alguna de estas plataformas disponen de módulos conversores ADC y DAC, por lo que se podría decir que también permiten la implementación de sistemas analógicos en dominio discreto.}. Los recursos de hardware que ofrecen estos desarrollos son:
485 187 guanucolui
 
486 165 guanucolui
\begin{itemize}
487 173 guanucolui
\item FPGA
488 194 guanucolui
\item Memoria de configuración de la FPGA
489 173 guanucolui
\item Periféricos básicos (LEDs, display, pulsadores, llaves, etc.)
490 165 guanucolui
\item Puerto USB
491 173 guanucolui
\item Puerto para módulos externos
492
\item Puerto para propósitos generales
493 200 guanucolui
\item Varias señales de reloj (clock)
494 194 guanucolui
\item VGA
495
\item PS/2
496 173 guanucolui
\item Memorias ROM/RAM
497
\item ADC/DAC
498 165 guanucolui
\end{itemize}
499 159 guanucolui
 
500 185 guanucolui
\begin{figure}[!t]
501 174 guanucolui
  \centering
502
  \subfloat[BASYS2 (Digilent)]{\includegraphics[width=0.2\textwidth]{img/BASYS2-top-400}%
503
    \label{fig:digilent-board}}
504
  \hfil
505
  \subfloat[DE0-Nano (Altera)]{\includegraphics[width=0.2\textwidth]{img/de0-nano}%
506
    \label{fig:altera-board}}
507
  \hfil
508
  \subfloat[Avnet Spartan-6 LX150T (Xilinx/Avnet)]{\includegraphics[width=0.2\textwidth]{img/Avnet-Spartan-6-lx9-MicroBoard}%
509
    \label{fig:xilinx-board}}
510 175 guanucolui
  \caption{Plataformas comerciales de desarrollo educativas basadas en FPGAs.}
511 174 guanucolui
  \label{fig:board-fpga}
512
\end{figure}
513 165 guanucolui
 
514 205 guanucolui
En nuestra región las tecnologías PLD se encuentran integradas en varias líneas de investigación y desarrollos hace algunos años. Instituciones gubernamentales de defensa \cite{citedef-ref}, aeroespaciales, comunicaciones \cite{paper-dta-conae} están implementando dispositivos como FPGAs y CPLDs en sus sistemas electrónicos. Además existe una constante actualización por parte de las instituciones académicas en los programas analíticos de las carreras relacionadas a los sistemas embebidos \cite{act-curricula}.
515 165 guanucolui
 
516 202 guanucolui
La primera experiencia sobre el desarrollo de una plataforma orientada a la enseñanza de lógica programable ha sido realizada en el año 2006 \cite{paper-cudar}. En esta versión se trabajó con un CPLD de Xilinx, a éste se conectaron algunos periféricos simples necesarios para las cátedras de Técnicas Digitales.
517 159 guanucolui
 
518 251 guanucolui
El Instituto Nacional de Tecnología Industrial impulsa un proyecto denominado FPGALibre \cite{fpgalibre}. Este proyecto busca desarrollar y brindar herramientas de software libre y diseños de hardware abiertos para trabajar con tecnologías FPGA \cite{fpgalibre-paper}. Dentro de este proyecto se destaca el desarrollo de una plataforma basada en una FPGA orientada a las áreas de educación y desarrollo de prototipos \cite{s3proto-mini}.
519 196 guanucolui
 
520
Las plataformas anteriormente nombradas son referencias de desarrollos nacionales usados en laboratorios universitarios. Sin embargo, la mayoría de las plataformas de evaluación comerciales son fabricadas en el exterior del país.
521
 
522 200 guanucolui
Considerando la situación expuesta es que se impulsa el desarrollo de la Plataforma de Hardware Reconfigurable (PHR). Esta plataforma es un proyecto a medida de las necesidades en la  enseñanza de los sistemas digitales lógicos en las cátedras iniciales. Ofrece recursos básicos para que los estudiantes interactúen con la tecnología de los dispositivos PLDs, pero también dispone de puertos para conectar otros recursos físicos permitiendo que estudiantes avanzados puedan hacer uso de ellas sin limitaciones. Al ser publicado bajo licencia libre/abierta permitirá que el diseño, o parte de él, sirva como referencia a otras instituciones académicas que se encuentren en búsqueda de una plataforma para implementar en sus diferentes cátedras.
523 196 guanucolui
 
524 175 guanucolui
\section{Dispositivos principales}
525 153 guanucolui
 
526 194 guanucolui
Son varios los dispositivos principales que se deben definir antes de comenzar a conectar algún componente electrónico. En función de estos dispositivos es que se deben seleccionar los restantes. Se podrían listar:
527 187 guanucolui
 
528 176 guanucolui
\begin{itemize}
529
\item FPGA
530 194 guanucolui
\item Memoria de configuración
531 176 guanucolui
\end{itemize}
532 180 guanucolui
 
533
\subsection{FPGA}
534
\label{sec:fpga}
535 178 guanucolui
La FPGA que se utiliza pertenece a la familia Spartan-3 de Xilinx Inc. Esta familia a la vez se clasifican en
536 187 guanucolui
 
537 178 guanucolui
\begin{itemize}
538 194 guanucolui
\item Familia Spartan-3A extendida (bajo costo):
539 178 guanucolui
  \begin{itemize}
540 194 guanucolui
  \item Spartan-3A
541 178 guanucolui
    \begin{itemize}
542 194 guanucolui
    \item Ideal para uso de interfaz entre dispositivos.
543 178 guanucolui
    \end{itemize}
544 194 guanucolui
  \item Spartan-3A DSP
545
    \begin{itemize}
546
    \item Mayor densidad de recursos en comparación que la familia Spartan-3A
547
    \item Dispone de un dispositivo DSP (DSP48A)
548
    \end{itemize}
549
  \item Spartan-3AN
550
    \begin{itemize}
551
    \item Dispositivos no volátiles
552
    \item Ideal para aplicaciones con restricciones de espacio
553
    \end{itemize}
554 178 guanucolui
  \end{itemize}
555
\item Familia Spartan-3E
556
\item Familia Spartan-3
557
\end{itemize}
558 187 guanucolui
 
559 194 guanucolui
Altera, Atmel y otros fabricantes de FPGAs también presentan familias similares a las Spartan-3. Aquí se optó por Xilinx Inc. debido a la experiencia en software/hardware con que cuenta el Centro de Investigación\footnote{CUDAR -- Centro Universitario de Desarrollo en Automoción y Robótica.} donde se desarrolla el proyecto. La familia extendida Spartan-3A es la que se utiliza en el diseño de la PHR, que   se distingue en la comparativa entre costo y recursos de hardware. Las Spartan-3A, permiten una gran variedad de modos de configuración en contraste con la familia Spartan-3. Por otro lado, no es necesaria una gran capacidad de procesamiento que justifique la inclusión de un DSP, debido al perfil del usuario de la plataforma que se desarrolla. Las principales características de las FPGAs Spartan-3A se describen en la Tabla \ref{tab:char-fpga}.
560 187 guanucolui
 
561 177 guanucolui
\begin{table}[!t]
562
%increase table row spacing, adjust to taste
563
\renewcommand{\arraystretch}{1.3}
564
% if using array.sty, it might be a good idea to tweak the value of
565
% \extrarowheight as needed to properly center the text within the cells
566 180 guanucolui
\caption{Característica de la familia Spartan-3A}
567 177 guanucolui
\label{tab:char-fpga}
568
\centering
569
% Some packages, such as MDW tools, offer better commands for making tables
570
% than the plain LaTeX2e tabular which is used here.
571 178 guanucolui
\begin{tabular}{|l|c|c|c|c|}
572 177 guanucolui
\hline
573 178 guanucolui
\multirow{2}{*}{\textbf{Devices}} & \textbf{System} & \textbf{Block RAM} & \textbf{Dedicated} &  \textbf{Maximum} \\
574
 & \textbf{Gates} & \textbf{bits} & \textbf{Multipliers} & \textbf{User I/O} \\
575 177 guanucolui
\hline
576 178 guanucolui
XC3S50A & 50K & 54K & 3 & 144 \\
577 177 guanucolui
\hline
578 178 guanucolui
\textbf{XC3S200A} & \textbf{200K} & \textbf{288K} & \textbf{16} & \textbf{248} \\
579
\hline
580
XC3S400A & 400K & 360K & 20 & 311 \\
581
\hline
582
XC3S700A & 700K & 360K & 20 & 372 \\
583
\hline
584
XC3S1400A & 1400K & 576K & 32 & 502 \\
585
\hline
586 177 guanucolui
\end{tabular}
587
\end{table}
588 187 guanucolui
 
589 198 guanucolui
El dispositivo seleccionado, como se puede ver en la Tabla \ref{tab:char-fpga}, es el XC3S200A. Éste cuenta con una gran densidad de recursos de hardware (200K compuertas lógicas) a la vez que se puede encontrar en un encapsulado de pequeñas dimensiones (VQ100) que facilita el diseño del PCB (Printed Board Circuit). En este encapsulado se puede contar con 68 puertos de entrada/salida (I/O) para ser utilizados externamente a diferentes tecnologías programables (LVTTL, LVCMOS33/25/18, entre otros). El perfil del diseño de la PHR no requiere de una gran cantidad de puertos de I/O debido a las aplicaciones para las que se lo diseña.
590 177 guanucolui
 
591 194 guanucolui
\subsection{Memoria de configuración}
592 180 guanucolui
\label{sec:mem-prog}
593 195 guanucolui
La tecnología utilizada en las FPGAs Spartan-3A requieren de una memoria externa que configure al dispositivo ya que es volátil. Esta familia permite la utilización de varios tipos de memorias como modos de configuración para embeber el diseño digital en la FPGA. Xilinx comercializa memorias Flash PROM para todas sus familias de FPGA. Hay una relación directa entre la capacidad lógica de una FPGA con el tamaño de la memoria de configuración, en la Tabla \ref{tab:mem-fpga} se puede apreciar esta relación para el caso de la familia Spartan-3A.
594 187 guanucolui
 
595 180 guanucolui
\begin{table}[!t]
596
\renewcommand{\arraystretch}{1.3}
597
\caption{Tipo de memoria para la familia Spartan-3A}
598
\label{tab:mem-fpga}
599
\centering
600
\begin{tabular}{|l|c|c|}
601
\hline
602
\multirow{2}{*}{\textbf{Devices}} & \textbf{Configuration} & \textbf{ISP PROM} \\
603
 & \textbf{Bits} & \textbf{Solution} \\
604
\hline
605
XC3S50A   & 437,312   & XCF01S \\
606
\hline
607
\textbf{XC3S200A}  & \textbf{1,196,128} & \textbf{XCF02S} \\
608
\hline
609
XC3S400A  & 1,886,560 & XCF02S \\
610
\hline
611
XC3S700A  & 2,732,640 & XCF04S \\
612
\hline
613
XC3S1400A & 4,755,296 & XCF08P     \\
614
\hline
615
\end{tabular}
616
\end{table}
617 187 guanucolui
 
618 194 guanucolui
Tanto la FPGA como la memoria de configuración Flash PROM se encuentran conectadas en cadena a través de una interfaz JTAG Boundary-Scan (IEEE 1149.1) que Xilinx Inc. implementa en sus dispositivos FPGAs, CPLDs y memorias Flash PROM para transferir los diseños sintetizados.
619 155 maximiq
 
620 194 guanucolui
\section{Sistema de alimentación}
621 180 guanucolui
\label{sec:sist-power}
622 187 guanucolui
 
623 200 guanucolui
Por su arquitectura interna y la gran densidad de recursos lógicos que ofrecen, la necesidad de alimentar estos dispositivos en forma eficiente es de significancia en el diseño de la plataforma. Los sistemas complejos como las FPGAs requieren minimizar los ruidos presentes en las fuentes de alimentación y es aquí donde las fuentes de alimentación lineales son las ideales. Pero la desventaja de estos circuitos radica en la baja eficiencia que presentan (menor que 50\%). Las fuentes de alimentación conmutadas (Switch-Mode) tienen una eficiencia mayor (alrededor del 90\%) pero son mas ruidosas en comparación con las lineales \cite{Power-Supply-Soluc-4-Xilinx-FPGAs}. Con esta primera observación sobre los dos principales tipos de fuentes de alimentación, se deben considerar otros aspectos sobre el tipo de regulador a utilizar,
624 187 guanucolui
 
625 184 guanucolui
\begin{itemize}
626
\item Secuencia de arranque
627 194 guanucolui
\item Inicio monotónico de la rampa de tensión
628 184 guanucolui
\item Arranque suave
629
\item Encapsulado y diseño del PCB
630
\end{itemize}
631 187 guanucolui
 
632 200 guanucolui
El TPS75003, fabricado por Texas Instruments, es un dispositivo que integra tres reguladores de tensión en una sola pastilla. Este integrado fue diseñado para aplicaciones donde se deben alimentar a FPGAs y DSPs. En especial, el TPS75003 fue testeado con las familias Spartan-3 de Xilinx proporcionando las tensiones necesarias para estas FPGAs. Esta compuesto por dos contradores Buck que logran una gran eficiencia y un regulador lineal LDO (Low-Dropout).
633 180 guanucolui
 
634 184 guanucolui
El Laboratorio de Desarrollo Electrónico con Software Libre, perteneciente al Instituto Nacional de Tecnología Industrial (INTI), ha realizado la implementación de un módulo de alimentación para placas con dispositivos FPGA \cite{s3power-paper}. En este desarrollo se utiliza el TPS75003 como dispositivo central y fue probado con una FPGA de la familia Spartan-3E. El diseño se encuentra disponible bajo una licencia de libre uso y modificación. Esta última aclaración no resulta un dato menor, pues la plataforma PHR persigue el mismo fin que el desarrollo realizado por el INTI. La idea de compartir y transferir desarrollos a la comunidad. Para la plataforma PHR se utiliza el módulo desarrollado por el INTI.
635
 
636 180 guanucolui
\section{Placa PHR}
637
\label{sec:placa-phr}
638 195 guanucolui
Luego de las consideraciones sobre los dispositivos principales se presenta un diagrama en bloque de la plataforma PHR. La Fig. \ref{fig:phr-bloque} incluye no solo la placa base que contiene la FPGA, la memoria de configuración de la FPGA y los periféricos sino también las placas de programación JTAG y la fuente de alimentación para todo el sistema.
639 187 guanucolui
 
640 185 guanucolui
\begin{figure}[!t]
641
\centering
642
  \includegraphics[width=0.45\textwidth]{img/block}
643
  \caption{Diagrama en bloque de la PHR.}
644
  \label{fig:phr-bloque}
645
\end{figure}
646 180 guanucolui
 
647 195 guanucolui
La placa de alimentación llamada S3Power es el desarrollo mencionado en la Sección \ref{sec:sist-power}. Es una placa basada en el dispositivo TPS75003 que proporciona los tres niveles de tensión para la FPGA (1.2V, 2.5V y 3.3V). La S3Power se conecta a la placa base PHR a través de dos conectores, uno para tomar la tensión de alimentación de todo el sistema (5V) y otro conector donde entrega las correspondientes tensiones para la FPGA. La ventaja de esta implementación es la posibilidad de reutilizar la S3Power en otros diseños que requieran las mismas especificaciones de potencia que la PHR. En la Fig. \ref{fig:placas-phr-s3power-con} se puede ver la placa PHR y su conexión con la placa S3Power.
648 180 guanucolui
 
649 187 guanucolui
\begin{figure}[!t]
650
  \centering
651
  \subfloat[Placa PHR (base)]{\includegraphics[width=0.4\textwidth]{img/foto-phr-comp}%
652
    \label{fig:foto-phr}}
653
  \hfil
654
  \subfloat[Placa S3Power]{\includegraphics[width=0.2\textwidth]{img/foto-s3power-comp}%
655
    \label{fig:foto-s3power}}
656
  \hfil
657 189 guanucolui
  \subfloat[Conexión PHR-S3Power]{\includegraphics[width=0.25\textwidth]{img/foto-phr-s3power-comp}%
658 187 guanucolui
    \label{fig:foto-phr-s3power}}
659
  \caption{Placas PHR y S3Power.}
660
  \label{fig:placas-phr-s3power-con}
661
\end{figure}
662
 
663 194 guanucolui
\subsection{Periféricos}
664
\label{sec:perifericos}
665
 
666 195 guanucolui
Los periféricos que se implementan en este diseño permiten a los usuarios iniciales realizar prácticas sencillas. Pero también los usuarios avanzados requieren de indicadores de señales lógicas, pulsadores, etc. (Tabla \ref{tab:rec-plataforma}). Los periféricos que ofrece la plataforma PHR son:
667 194 guanucolui
 
668
\begin{itemize}
669
\item Salidas
670
  \begin{itemize}
671
  \item 8 LEDs indicadores
672
  \item Display de 7-segmentos cuádruples
673
  \end{itemize}
674
\item Entradas
675
  \begin{itemize}
676
  \item 8 Llaves (DIP switch)
677
  \item 4 Pulsadores
678
  \item Relojes (Clocks)
679
    \begin{itemize}
680
    \item 50Mhz
681
    \item Divisor de reloj de 16Mhz a $\sim$1Mhz
682
    \end{itemize}
683
  \end{itemize}
684
\item Entrada/Salida
685
  \begin{itemize}
686
  \item Puerto Serie (RS-232)
687
  \item Puerto con I/O para propósitos generales (conectores IDE)
688
  \end{itemize}
689
\end{itemize}
690
 
691 180 guanucolui
\section{Interfaz JTAG}
692
\label{sec:jtag}
693 187 guanucolui
 
694 194 guanucolui
La plataforma PHR requiere interactuar con una computadora personal, sobre la cual el usuario realiza su diseño lógico mediante un lenguaje descriptivo de hardware (HDL). Para obtener la síntesis del diseño se utilizan las herramientas de software proporcionadas por el fabricante de la FPGA, Luego se transfiere el diseño directamente a la FPGA o se almacenan los datos sobre la memoria Flash PROM.
695 187 guanucolui
 
696 196 guanucolui
Actualmente el puerto serie y paralelo, muy utilizados antiguamente, están quedando obsoletos. Por otro lado el puerto USB es la interfaz cableada más utilizada para la comunicación entre una computadora y dispositivos externos.
697 187 guanucolui
 
698 194 guanucolui
Los requerimientos planteados para la interfaz JTAG son:
699 187 guanucolui
 
700 180 guanucolui
\begin{description}
701
\item[JTAG] Comunicarse con la plataforma PHR utilizando un dispositivo externo que implemente el estándar IEEE 1149.1.
702
\item[USB] Comunicarse con una computadora personal a través de este puerto sin restricción al sistema operativo a utilizar (GNU/Linux, Mac OS y Microsoft Windows).
703
\end{description}
704 187 guanucolui
 
705 201 guanucolui
Uno de los dispositivo comerciales que presenta las ca\-rac\-te\-rís\-ti\-cas anteriormente definidas es el FT2232D fabricado por Future Technology Devices International Ltd. (FTDI). El FT2232D  dispone de una interfaz llamada MPSSE (Multi-Protocol Synchronous Serial Engine). Esta tecnología proporciona un medio flexible para comunicar dispositivos seriales síncronos a un puerto USB\cite{AN-135-MPSSE-Basic}. Por ser ``Multi-Protocolo'', el MPSSE permite comunicar con diferentes tipos de dispositivos síncronos, los más populares son SPI, I$^2$C y JTAG. Otra característica del FT2232D es la disponibilidad de dos canales independientes. De esta forma en uno de los canales se puede implementar JTAG y en otro una UART, funcionalidad muy útil para comunicarse por RS-232 desde una computadora sin puerto serie.  El esquema de la implementación para este dispositivo se presenta en la Fig. \ref{fig:oocdlink-bloque}, la placa se denomina OOCDLink\footnote{El nombre OOCDLink es tomado de un desarrollo publicado en una web de sistemas embebidos sobre el cual se baso la  placa.}.
706 189 guanucolui
\begin{figure*}[!t]
707
  \centerline{\subfloat[Esquema de la  FT2232D]{\includegraphics[width=0.35\textwidth]{img/FTblock}%
708
    \label{fig:oocdlink-bloque}}
709
  \hfil
710
  \subfloat[Placa OOCDLink]{\includegraphics[width=0.2\textwidth]{img/oocdlink_top}%
711
    \label{fig:oocdlink-foto}}
712
  \hfil
713
  \subfloat[Conexión entre la placa PHR y OOCDLink]{\includegraphics[width=0.4\textwidth]{img/placasConexionado}%
714
    \label{fig:oocdlink-phr}}}
715
  \caption{Interfaz JTAG (implementación FT2232D).}
716
  \label{fig:oocdlink}
717
\end{figure*}
718 187 guanucolui
 
719 195 guanucolui
En la Fig. \ref{fig:oocdlink-foto} se muestra la placa OOCDLink. En la misma se puede ver el conector mini-USB para la PC y un conector IDE de 20 pines donde se mapean las señales de JTAG. El puerto JTAG de la FPGA y la memoria Flash PROM utiliza solo cuatro pines del estándar IEEE 1149.1 (TDI, TDO, TCK y TMS). Pero la mayoría de los microcontroladores utilizan dos señales más desde el puerto JTAG para realizar debugging. Es por esta razón que la placa OOCDLink utiliza el conector IDE de 20 pines agregando las señales TRST y SRST. En la Fig. \ref{fig:oocdlink-phr} se puede ver como se conectarían las placas PHR y OOCDLink. El adaptador puede también ser evitado realizando un cableado simple.
720 187 guanucolui
 
721 194 guanucolui
\section{Proceso de configuración y programación}
722 187 guanucolui
 
723 194 guanucolui
Además del hardware se desarrollan algunas herramientas de software necesarias para la configuración/programación del diseño lógico en la FPGA/Flash PROM.
724 155 maximiq
 
725 195 guanucolui
Los lenguajes descriptivos como VHDL y Verilog se definen en los estándares ANSI/IEEE 1076-1993 y IEEE 1364-1995 respectivamente. Esto asegura que los diseños descritos puedan ser reutilizados. En cambio la implementación sobre el dispositivo PLD difiere según el fabricante (a través de sus diferentes herramientas de software). En nuestros caso, se utilizan las herramientas de Xilinx para realizar la implementación y generación de archivos de configuración para la FPGA.
726
 
727 194 guanucolui
\subsection{PHR GUI}
728
 
729 196 guanucolui
La transferencia a la FPGA o la memoria Flash PROM es mediante un software llamado xc3sprog. Su nombre, xc3sprog, hace referencia a que inicialmente fue diseñado para la familia de FPGA Spartan-3 de Xilinx. Sin embargo se ha extendido el manejo a varios otros tipos de dispositivos que incluyen otras FPGAs, CPLDs, XCF flash PROMs, microprocesadores AVRs de Atmel y memorias flash SPI. El xc3sprog soporta varios cables JTAG, incluyendo cables de puerto paralelo y programadores USB.
730 194 guanucolui
 
731 195 guanucolui
La PHR GUI se desarrolla con el uso de herramientas libres python, wxGlade y el xc3sprog que se ejecuta por debajo de esta interfaz amigable para los usuarios de la PHR. La Fig. \ref{fig:flujo-hdl} es una captura de pantalla del software PHR GUI.
732 194 guanucolui
 
733 195 guanucolui
\begin{figure}[!t]
734
\centering
735
  \includegraphics[width=0.4\textwidth]{img/msw9x_output}
736
  \caption{Captura de pantalla del software PHR GUI.}
737
  \label{fig:flujo-hdl}
738
\end{figure}
739 194 guanucolui
 
740 195 guanucolui
El uso de este software es muy sencillo, solo se debe proporcionar el archivo generado por las herramientas de Xilinx (.bit) y elegir si se quiere configurar la FPGA o programar la memoria Flash PROM.
741 193 guanucolui
 
742 195 guanucolui
%\section{Discusión}
743 193 guanucolui
 
744 195 guanucolui
% Existen dos formas de solventar esta demanda, la primera opción es la adquisición de estos recursos a empresas que ofrecen plataformas educativas que cumplan con las especificaciones, pero aquí se presenta una segunda opción que es generar estas plataformas personalizadas a las necesidades de la región. Actualmente se dispone de los conocimientos necesarios para emprender un ciclo de trabajo donde las mismas unidades académicas cubren sus demandas a través de diferentes espacios como son los grupos de investigación y laboratorios
745 193 guanucolui
 
746 195 guanucolui
%\subsection{Diseño digital basado en HDL}
747
% Los lenguajes descriptivos como VHDL y Verilog se encuentran estandarizados. En el caso de VHDL el estándar ANSI/IEEE 1076-1993 lo define, mientras que para Verilog se estandarizo en la revisión IEEE 1364-1995. Esto asegura que los diseños descritos por estos lenguajes puedan ser reutilizados. Si un fabricante cambia sus librerías, solo bastará con recompilar para poder obtener la síntesis del diseño nuevamente. La implementación del diseño está vinculada con el fabricante de los dispositivos sobre los cuales se piensa trabajar. La simulación del circuito muchas veces resulta útil para una primera aproximación del sistema. Este proceso requiere de información del diseño como así también señales de entradas del sistema (test vectors) con que contrastar las salidas del simulador. Una vez que el sistema responde a las especificaciones se procede a la implementación. El procesos de síntesis proporciona un documento llamado netlist donde describe por completo el diseño sintetizado pero en este caso utiliza compuertas lógicas específicas del fabricante. El proceso de Translate comprende varios programas usados para importar el netlist y prepararlo para la reconfiguración del dispositivo PLD. Los procesos de Fitting y Place and Route corresponden a la designación de los recursos de los dispositivos (compuertas, memorias y otros bloques de hardware) sobre
748 193 guanucolui
 
749 155 maximiq
 
750 195 guanucolui
% La Fig. \ref{fig:flujo-hdl} representa el flujo de diseño que implementan los sistemas digitales descritos con los lenguajes HDL.
751 190 guanucolui
 
752 195 guanucolui
% \begin{figure}[!t]
753
% \centering
754
%   \includegraphics[width=0.25\textwidth]{img/flujo-hdl}
755
%   \caption{Flujo de diseño usando HDL.}
756
%   \label{fig:flujo-hdl}
757
% \end{figure}
758
 
759
% Los diseñadores deber primeramente conocer las especificaciones del sistema digital a describir.
760
 
761 169 guanucolui
\section{Conclusiones}
762 155 maximiq
 
763 198 guanucolui
El desarrollo del proyecto PHR ha requerido pasar por todas las etapas del proceso de producción de sistemas electrónicos. Desde los primeros diagramas en bloque, pasando por el diseño del esquemático y PCB de las diferentes placas. Además se realizó la compra de todos los componentes sin intermediarios debido al volumen requerido. Por cada una de estas etapas se realizaba documentación que permita afrontar proyectos similares o simplemente esta documentación sirva como referencias por parte de los estudiantes.
764 195 guanucolui
 
765 198 guanucolui
Desde un concepto estratégico se consideró disponer de la etapa de alimentación (Sección \ref{sec:sist-power}) y la interfaz JTAG (Sección \ref{sec:jtag}) en forma independientes a la placa principal PHR. Ambas placas pueden ser reutilizadas en otros proyectos por parte de los estudiantes que tengan acceso al proyecto PHR. Y es que la placa S3power está diseñada para alimentar cualquier sistema basado en las FPGAs Spartan-3 de Xilinx. De la misma forma la placa OOCDLink soporta el protocolo JTAG que es muy utilizado en los microcontroladores actuales.
766
 
767
La modularidad de las diferentes placas, en contraste con el párrafo anterior, presenta la desventaja del costo en la fabricación de los PCBs.
768
 
769
El proyecto se realizó en su totalidad con herramientas de software libre/abiertas. Por cada etapa del desarrollo se buscó alternativas libres que cubrieran los requerimientos del caso. Se tenía referencias sobre proyectos de las mismas envergadura pero la plataforma PHR requería nuevas tecnologías a implementar que han sido resueltas con herramientas desarrolladas por la comunidad de software/ hardware libre/abierto.
770
 
771 251 guanucolui
La transferencia del desarrollo se encuentran en ejecución. Se realizan tareas conjuntas con la formación del personal a cargo del Laboratorio donde se instalarán las plataformas. En principio se tiene una plataforma funcional e instalada sin problema alguno.
772 198 guanucolui
 
773 196 guanucolui
\section*{Agradecimientos}
774 195 guanucolui
 
775 198 guanucolui
Los autores quieren agradecer a los docentes de las cátedras de Técnicas Digitales I y IV de la Facultad Regional Córdoba -- Universidad Tecnológica Nacional (UTN -- FRC). Sus aportes en el planteo y desarrollo de la PHR han sido de gran ayuda. Además se agradece a todos los estudiantes que han participado en las diferentes etapas de desarrollo de la plataforma. Agradecemos a los responsables del Centro Universitario de Desarrollo en Automoción y Robótica (CUDAR) por permitir realizar este proyecto en su espacio como también el soporte técnico recibido. Al personal del Laboratorio de Técnicas Digitales e Informática de la (UTN -- FRC) por formar parte de la transferencia. Por último también agradecer a la Agencia para el Desarrollo Económico de la ciudad de Córdoba (ADEC) por financiar parte del proyecto.
776 153 guanucolui
 
777
% An example of a floating figure using the graphicx package.
778
% Note that \label must occur AFTER (or within) \caption.
779
% For figures, \caption should occur after the \includegraphics.
780
% Note that IEEEtran v1.7 and later has special internal code that
781
% is designed to preserve the operation of \label within \caption
782
% even when the captionsoff option is in effect. However, because
783
% of issues like this, it may be the safest practice to put all your
784
% \label just after \caption rather than within \caption{}.
785
%
786
% Reminder: the "draftcls" or "draftclsnofoot", not "draft", class
787
% option should be used if it is desired that the figures are to be
788
% displayed while in draft mode.
789
%
790
%\begin{figure}[!t]
791
%\centering
792
%\includegraphics[width=2.5in]{myfigure}
793
% where an .eps filename suffix will be assumed under latex,
794
% and a .pdf suffix will be assumed for pdflatex; or what has been declared
795
% via \DeclareGraphicsExtensions.
796
%\caption{Simulation Results}
797
%\label{fig_sim}
798
%\end{figure}
799
 
800
% Note that IEEE typically puts floats only at the top, even when this
801
% results in a large percentage of a column being occupied by floats.
802
 
803
 
804
% An example of a double column floating figure using two subfigures.
805
% (The subfig.sty package must be loaded for this to work.)
806
% The subfigure \label commands are set within each subfloat command, the
807
% \label for the overall figure must come after \caption.
808
% \hfil must be used as a separator to get equal spacing.
809
% The subfigure.sty package works much the same way, except \subfigure is
810
% used instead of \subfloat.
811
%
812
%\begin{figure*}[!t]
813
%\centerline{\subfloat[Case I]\includegraphics[width=2.5in]{subfigcase1}%
814
%\label{fig_first_case}}
815
%\hfil
816
%\subfloat[Case II]{\includegraphics[width=2.5in]{subfigcase2}%
817
%\label{fig_second_case}}}
818
%\caption{Simulation results}
819
%\label{fig_sim}
820
%\end{figure*}
821
%
822
% Note that often IEEE papers with subfigures do not employ subfigure
823
% captions (using the optional argument to \subfloat), but instead will
824
% reference/describe all of them (a), (b), etc., within the main caption.
825
 
826
 
827
% An example of a floating table. Note that, for IEEE style tables, the
828
% \caption command should come BEFORE the table. Table text will default to
829
% \footnotesize as IEEE normally uses this smaller font for tables.
830
% The \label must come after \caption as always.
831
%
832
%\begin{table}[!t]
833
%% increase table row spacing, adjust to taste
834
%\renewcommand{\arraystretch}{1.3}
835
% if using array.sty, it might be a good idea to tweak the value of
836
% \extrarowheight as needed to properly center the text within the cells
837
%\caption{An Example of a Table}
838
%\label{table_example}
839
%\centering
840
%% Some packages, such as MDW tools, offer better commands for making tables
841
%% than the plain LaTeX2e tabular which is used here.
842
%\begin{tabular}{|c||c|}
843
%\hline
844
%One & Two\\
845
%\hline
846
%Three & Four\\
847
%\hline
848
%\end{tabular}
849
%\end{table}
850
 
851
 
852
% Note that IEEE does not put floats in the very first column - or typically
853
% anywhere on the first page for that matter. Also, in-text middle ("here")
854
% positioning is not used. Most IEEE journals/conferences use top floats
855
% exclusively. Note that, LaTeX2e, unlike IEEE journals/conferences, places
856
% footnotes above bottom floats. This can be corrected via the \fnbelowfloat
857
% command of the stfloats package.
858
 
859
 
860
 
861
% trigger a \newpage just before the given reference
862
% number - used to balance the columns on the last page
863
% adjust value as needed - may need to be readjusted if
864
% the document is modified later
865
%\IEEEtriggeratref{8}
866
% The "triggered" command can be changed if desired:
867
%\IEEEtriggercmd{\enlargethispage{-5in}}
868
 
869
% references section
870
 
871
% can use a bibliography generated by BibTeX as a .bbl file
872
% BibTeX documentation can be easily obtained at:
873
% http://www.ctan.org/tex-archive/biblio/bibtex/contrib/doc/
874
% The IEEEtran BibTeX style support page is at:
875
% http://www.michaelshell.org/tex/ieeetran/bibtex/
876
%\bibliographystyle{IEEEtran}
877
% argument is your BibTeX string definitions and bibliography database(s)
878
%\bibliography{IEEEabrv,../bib/paper}
879
%
880
% <OR> manually copy in the resultant .bbl file
881
% set second argument of \begin to the number of references
882
% (used to reserve space for the reference number labels box)
883
\begin{thebibliography}{1}
884
 
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