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[/] [phr/] [trunk/] [doc/] [papers/] [PHR/] [CASE2014/] [beamer/] [PHRbeamer.tex] - Blame information for rev 361

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Line No. Rev Author Line
1 360 guanucolui
%\documentclass[handout]{beamer}
2
\documentclass{beamer}
3
 
4
\usepackage [utf8] {inputenc}
5
\usepackage [spanish] {babel}
6
\usepackage{multirow}
7
\usepackage{multicol}
8
\usepackage{graphicx}
9
 
10
\graphicspath{{images/}}
11 361 guanucolui
\graphicspath{{images/images-from-uEA2014/}}
12 360 guanucolui
 
13
%\setbeamertemplate{navigation symbols}{}  % borra los controles de navegación
14
 
15
%\usetheme{Warsaw}
16
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17
\usecolortheme[RGB={70,70,255}]{structure}
18
 
19
\setbeamercovered{transparent=0}
20
%\setbeamercovered{transparent=40}
21
 
22
%\beamersetuncovermixins{\opaqueness<1>{25}}{\opaqueness<2->{15}}
23
 
24
\title{Plataforma de Hardware Reconfigurable para el Diseño de Sistemas Digitales}
25
\author{Luis Guanuco, Sergio  Olmedo, Maximiliano Quinteros}
26 361 guanucolui
\date[SASE/CASE 2014]{Simposio Argentino de Sistemas Embebidos\\13/14/15 de Agosto, 2014}
27 360 guanucolui
\institute{Centro Universitario de Desarrollo en Automoción y Robótica\\Universidad Tecnológica Nacional, Facultad Regional Córdoba}
28
 
29
% \logo{%
30
%   \includegraphics[width=0.1\paperwidth,keepaspectratio]{CUDARlogo}%
31
%   \hspace{\dimexpr\paperwidth-2cm-5pt}%
32
%   \includegraphics[width=0.05\paperwidth,keepaspectratio]{UTNlogo}%
33
%}
34
% logo of my university
35
% \titlegraphic{\includegraphics[width=2cm]{logopolito}\hspace*{4.75cm}~%
36
%    \includegraphics[width=2cm]{logopolito}
37
% }
38
 
39
%\titlegraphic{\includegraphics[width=5.5cm]{phr_small.png}}
40
\titlegraphic{
41
  \includegraphics[width=0.2\textwidth]{CUDARlogo}\hspace{0.22\textwidth}
42 361 guanucolui
  \includegraphics[width=0.1\textwidth]{sase2014-1}\hspace{0.32\textwidth}
43 360 guanucolui
  \includegraphics[width=0.1\textwidth]{UTNlogo}
44
}
45
 
46
\AtBeginSection[]{
47
  \begin{frame}
48
    \frametitle{Contenidos}
49
    \tableofcontents[currentsection,hideallsubsections]
50
  \end{frame}
51
}
52
 
53
\begin{document}
54
 
55
\begin{frame}
56
\titlepage
57
\end{frame}
58
 
59
\begin{frame}
60
\frametitle{Contenidos}
61
\tableofcontents[hideallsubsections]
62
\end{frame}
63
 
64
 
65
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
66
\section{Introducción}
67
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
68
 
69
\begin{frame}
70
  \frametitle{Una breve introducción}
71
  \begin{center}
72
    \includegraphics[width=0.6\textwidth]{prof.pdf}
73
  \end{center}
74
\end{frame}
75
 
76
\begin{frame}
77
  \frametitle{Contexto del desarrollo y oportunidades}
78
  % \transfade
79
  \begin{center}
80
 
81
    \begin{itemize}
82
      \item Necesidad de recursos educativos (HW \& SW)
83
        \begin{description}
84
        \item [Nuevas tecnologías:] Adquirir plataformas comerciales
85
        \item [Desarrollos a medida:] Diseño de plataformas locales
86
        \end{description}
87
        \pause{}
88
        \vfill{}
89
      \item Experiencia en Ingeniería Electrónica
90
        \begin{description}
91
        \item [Desarrollo de HW:] Plataforma educativa basada en CPLD
92
        \item [Creación de Cátedra Electiva:] Técnicas Digitales IV
93
        \end{description}
94
        \pause{}
95
        \vfill{}
96
      \item Oportunidades
97
        \begin{itemize}
98
        \item Desarrollo de recursos de HW con herramientas de \emph{Software Libre}
99
        \item Articulación de laboratorio, centros I+D e industria para el desarrollo de recursos de HW locales
100
        \end{itemize}
101
    \end{itemize}
102
  \end{center}
103
\end{frame}
104
 
105
\begin{frame}
106
  \frametitle{Características comunes de las plataformas}
107
  % \transfade
108
  \begin{center}
109
    \begin{itemize}
110
    \item El dispositivo lógico programable central es una FPGA
111
      \vfill
112
    \item Poseen Memoria de configuración de la FPGA
113
      \vfill
114
    \item El acceso al dispositivo es a través de JTAG
115
      \vfill
116
    \item Disponen de algún software para interactuar con la plataforma desde una computadora
117
      \vfill
118
    \item Tienen dos perfiles de diseño:
119
      \begin{itemize}
120
      \item Para la implementación de sistemas lógicos generales
121
      \item Orientado a un área específica
122
      \end{itemize}
123
    \end{itemize}
124
  \end{center}
125
\end{frame}
126
 
127
\begin{frame}
128
  \frametitle{Recursos de hardware vs. Nivel de enseñanza}
129
  % \transfade
130
 
131
  \begin{block}{Consideración}
132
    En función del perfil del usuario de la plataforma se definen los dispositivos que se utilizarán
133
  \end{block}
134
 
135
  \vfill
136
 
137
  \begin{center}
138
      \begin{tabular}{|l|c|c|c|}
139
        \hline
140
        \multirow{2}{*}{Nivel} & Llaves/pulsadores & ADC\&DAC/SPI & USB/ETH \\
141
        & Diodos LED & Display LCD/VGA & HDMI \\ \hline
142
        \hline
143
        Inicial & $\checkmark$ & & \\
144
        \hline
145
        Medio & $\checkmark$ & $\checkmark$ & \\
146
        \hline
147
        Avanzado & $\checkmark$ & $\checkmark$ & $\checkmark$ \\
148
        \hline
149
      \end{tabular}
150
 
151
      % \includegraphics[width=0.2\textwidth]{BASYS2-top-400}%
152
      % \hfil
153
      % \includegraphics[width=0.2\textwidth]{de0-nano}%
154
      % \hfil
155
      % \includegraphics[width=0.2\textwidth]{Avnet-Spartan-6-lx9-MicroBoard}%
156
 
157
  \end{center}
158
\end{frame}
159
 
160
\subsection{Desarrollos comerciales} %%%%%%%%%%%%%%%%
161
 
162
\begin{frame}
163
  \frametitle{Plataformas comerciales}
164
  % \transfade
165
  \begin{columns}[onlytextwidth]
166
 
167
    \begin{column}{0.4\textwidth}
168
      \centering
169
      \vfill
170
      \includegraphics<1>[width=0.5\textwidth]{digilent}%
171
      \hfill
172
      \includegraphics<1>[width=\textwidth]{BASYS2-top-400}%
173
      \vfill
174
      \includegraphics<2>[width=0.5\textwidth]{altera-logo}%
175
      \hfill
176
      \includegraphics<2>[width=\textwidth]{de0-nano}%
177
      \vfill
178
      \includegraphics<3>[width=0.5\textwidth]{avnetlogo}%
179
      \hfill
180
      \includegraphics<3>[width=\textwidth]{Avnet-Spartan-6-lx9-MicroBoard}%
181
      \vfill
182
    \end{column}
183
 
184
    \begin{column}{0.55\textwidth}
185
      \only<1>{
186
        \begin{itemize}
187
        \item Xilinx Spartan 3-E FPGA, 100K gates
188
        \item Multiplicadores, RAM y 500MHz+
189
        \item Puerto USB 2 full-speed (configuración y transferencia)
190
        \item Memoria de Configuración Flash PROM XCF02
191
        \item 8 LEDs, display 7-seg de 4-dig, 4 pulsadores, 8 llaves, puerto PS/2 y VGA
192
        \end{itemize}
193
      }
194
 
195
      \only<2>{
196
        \begin{itemize}
197
        \item Cyclone IV EP4CE22F17C6N, 22,320 LEs
198
        \item Multiplicadores, RAM y 4 PLLs
199
        \item Memoria de configuración EPCS16, SDRAM 32MB, EEPROM 2Kb (I2C)
200
        \item 8 LEDs, 2 pulsadores,
201
        \item Sensores: Acelerómetro de 3 ejes ADI ADXL345, ADC ADC128S022 de 12-bits/8-canales
202
        \item Alimentación: USB (5 V), cable DC 5-V
203
        \end{itemize}
204
      }
205
 
206
      \only<3>{
207
        \begin{itemize}
208
        \item Spartan-6 XC6SLX9-2CSG324C FPGA
209
        \item Memoria de configuración SPI flash 128Mb, SDRAM 64MB
210
        \item 10/100 Ethernet PHY
211
        \item Sistema de alimentación (3-rail) con indicador de estado
212
        \item 4 LEDs, llave DIP 4-bit
213
        \end{itemize}
214
      }
215
    \end{column}
216
 
217
  \end{columns}
218
\end{frame}
219
 
220
\begin{frame}
221
\frametitle{Recursos básicos de las plataformas}
222
\begin{center}
223
  \begin{itemize}
224
  \item FPGA
225
  \item Memoria de configuración de la FPGA
226
  \item Periféricos básicos (LEDs, display, pulsadores, llaves, etc.)
227
  \item Puerto USB
228
  \item Puerto para módulos externos
229
  \item Puerto para propósitos generales
230
  \item Varias señales de reloj (clock)
231
  \item VGA
232
  \item PS/2
233
  \item Memorias ROM/RAM
234
  \item ADC/DAC
235
  \end{itemize}
236
\end{center}
237
\end{frame}
238
 
239
\begin{frame}
240
\frametitle{Estado del arte de las FPGA en Argentina}
241
\begin{center}
242
 
243
  \begin{block}{}
244
    En nuestra región las tecnologías PLD se encuentran integradas en varias líneas de investigación y desarrollos hace algunos años. Instituciones gubernamentales de defensa, aeroespaciales, comunicaciones están implementando dispositivos como FPGAs y CPLDs en sus sistemas electrónicos. Además existe una constante actualización por parte de las instituciones académicas en los programas analíticos de las carreras relacionadas a los sistemas embebidos.
245
  \end{block}
246
 
247
\end{center}
248
\end{frame}
249
 
250
\subsection{Antecedentes} %%%%%%%%%%%%%%%%
251
 
252
\begin{frame}
253
\frametitle{Kit de Desarrollo educativo con CPLD}
254
\begin{center}
255
  \includegraphics<1>[width=0.9\textwidth]{block1cpld}
256
  \includegraphics<2>[width=0.9\textwidth]{block2cpld}
257
\end{center}
258
\end{frame}
259
 
260
\begin{frame}
261
\frametitle{Kit de Desarrollo educativo con CPLD}
262
\begin{center}
263
\includegraphics[height=0.5\textheight]{kit_cpld_per.png} \hspace{1ex}
264
\includegraphics[height=0.4\textheight]{kit_cpld.png}
265
\end{center}
266
\end{frame}
267
 
268
\begin{frame}
269
\frametitle{FPGALibre.sourceforge.net}
270
\begin{center}
271
  \includegraphics[width=\textwidth]{fpgalibreweb}
272
\end{center}
273
\end{frame}
274
 
275
\begin{frame}
276
\frametitle{S3PROTO}
277
\begin{center}
278
 
279
  \begin{block}{FPGALibre}
280
    El proyecto S3PROTO es parte de la
281
    iniciativa FPGALibre cuyo objetivo
282
    principal es el de facilitar el
283
    intercambio de los elementos
284
    necesarios para el desarrollo con
285
    FPGA. Ambos proyectos iniciados
286
    por INTI – Electrónica e Informática.
287
    Toda la información de la tarjeta
288
    S3PROTO-MINI se encuentra en el
289
    sitio del proyecto FPGALibre
290
  \end{block}
291
 
292
  \begin{block}{Proyecto S3PROTO}
293
    El proyecto S3PROTO tiene como
294
    objetivo final crear una plataforma
295
    FPGA que pueda alojar un diseño
296
    con un procesador LEON3 (GRLib) y
297
    un sistema GNU/Linux embebido.
298
    Para lograr esto es necesario
299
    primero abordar diseños multicapas y
300
    con chips FPGA de encapsulado
301
    BGA. Con este propósito se realizó el
302
    diseño de la S3PROTO-MIN
303
  \end{block}
304
 
305
\end{center}
306
\end{frame}
307
 
308
\begin{frame}
309
\frametitle{S3PROTO (Caracteríticas)}
310
\begin{center}
311
  \begin{itemize}
312
  \item  Dispositivo
313
    FPGA capaz de alojar diseños
314
    digitales de mediana y alta complejidad (1600K
315
    compuertas).
316
  \item Desarrollada con herramientas de software libre
317
    (Kicad).
318
  \item PCB
319
    de 4 capas fabricado por una empresa
320
    nacional.
321
  \item Chip BGA soldado en el laboratorio con equipo
322
    infrarrojo accesible.
323
  \item Información de desarrollo y archivos de diseño
324
    disponibles para libre uso, réplica y modificación.
325
  \end{itemize}
326
\end{center}
327
\end{frame}
328
 
329
\begin{frame}
330
  \frametitle{S3PROTO}
331
  % \transfade
332
  \begin{columns}[onlytextwidth]
333
    \begin{column}{0.5\textwidth}
334
      \centering
335
      \vfill
336
      \includegraphics<1-2>[width=\textwidth]{s3proto-bloque}%
337
      \includegraphics<3>[width=0.8\textwidth]{s3power_inti}%
338
      \vfill
339
    \end{column}
340
 
341
    \begin{column}{0.5\textwidth}
342
      \only<1>{
343
        \vfill
344
        \includegraphics[width=\textwidth]{s3proto}%
345
        \vfill
346
      }
347
 
348
      \only<2>{
349
        \begin{itemize}
350
          \item FPGA Xilinx Spartan 3E
351
            (XC3S1600E)
352
          \item 2 Memorias de configuración XCF04S
353
            (4+4 Mbit).
354
          \item USB Transceiver de 12 Mb/s
355
            (Full Speed)
356
          \item 2 Puertos seriales RS232 de hasta
357
            300Kbps
358
          \item 4 Pulsadores, 5 Dip switch, 4 LEDs
359
          \item 1 Puerto JTAG.
360
          \item 26 Pines de I/O.
361
          \item Alimentación simple de 5V.
362
        \end{itemize}
363
      }
364
 
365
      \only<3>{
366
        Módulo de alimentación para las
367
        familias Spartan 3. Está basado
368
        en el chip TPS75003 y sigue los
369
        mismos criterios que la tarjeta
370
        S3PROTO-MINI.
371
        Se trata de un impreso doble faz,
372
        de 3x5 cm que se acopla a la
373
        parte posterior de la S3PROTO-
374
        MINI para proveerla de las
375
        tensiones necesarias:
376
        \begin{itemize}
377
        \item 1,25 V / 2,5 A (Vcore)
378
        \item 3,3 V / 2,5 A (Vcco)
379
        \item 2,4 V / 200 mA (Vaux)
380
        \end{itemize}
381
      }
382
    \end{column}
383
 
384
  \end{columns}
385
\end{frame}
386
 
387
\begin{frame}
388
\frametitle{Plataforma de Hardware Reconfigurable}
389
\begin{center}
390
\includegraphics[width=1\textwidth]{phr_small.png}
391
\end{center}
392
\end{frame}
393
 
394
\begin{frame}
395
\frametitle{Hardware libre}
396
\begin{center}
397
\includegraphics[width=0.9\textwidth]{Ohw-logo.pdf}
398
\end{center}
399
\end{frame}
400
 
401
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
402
\section[Dispositivos]{Dispositivos Principales}
403
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
404
 
405
\subsection{FPGA} %%%%%%%%%%%%%%%%%%%%%%%%%%%
406
 
407
\begin{frame}
408
\frametitle{FPGA}
409
  \begin{center}
410
    \only<1-2>{
411
      \begin{itemize}
412
      \item Familia Spartan-3A extendida (bajo costo):
413
        \begin{itemize}
414
        \item \textbf<2>{Spartan-3A}
415
          \begin{itemize}
416
          \item \textbf<2>{Ideal para uso de interfaz entre dispositivos.}
417
          \end{itemize}
418
        \item Spartan-3A DSP
419
          \begin{itemize}
420
          \item Mayor densidad de recursos en comparación que la familia Spartan-3A
421
          \item Dispone de un dispositivo DSP (DSP48A)
422
          \end{itemize}
423
        \item Spartan-3AN
424
          \begin{itemize}
425
          \item Dispositivos no volátiles
426
          \item Ideal para aplicaciones con restricciones de espacio
427
          \end{itemize}
428
        \end{itemize}
429
      \item Familia Spartan-3E
430
      \item Familia Spartan-3
431
      \end{itemize}
432
    }
433
  \end{center}
434
\end{frame}
435
 
436
\begin{frame}
437
\frametitle{FPGA (Características Familia Spartan-3A)}
438
\begin{center}
439
  \only<1-2>{
440
    \begin{tabular}{|l|c|c|c|c|}
441
      \hline
442
      \multirow{2}{*}{\textbf{Devices}} & \textbf{System} & \textbf{Block RAM} & \textbf{Dedicated} &  \textbf{Maximum} \\
443
      & \textbf{Gates} & \textbf{bits} & \textbf{Multipliers} & \textbf{User I/O} \\
444
      \hline
445
      XC3S50A & 50K & 54K & 3 & 144 \\
446
      \hline
447
      \textbf<2>{XC3S200A} & \textbf<2>{200K} & \textbf<2>{288K} & \textbf<2>{16} & \textbf<2>{248} \\
448
      \hline
449
      XC3S400A & 400K & 360K & 20 & 311 \\
450
      \hline
451
      XC3S700A & 700K & 360K & 20 & 372 \\
452
      \hline
453
      XC3S1400A & 1400K & 576K & 32 & 502 \\
454
      \hline
455
    \end{tabular}
456
  }
457
\end{center}
458
\end{frame}
459
 
460
\subsection{Memoria de Configuración} %%%%%%%%%%%%%%%%%%%%%%%%%%%
461
 
462
\begin{frame}
463
\frametitle{Tipo de memoria para la familia Spartan-3A}
464
\begin{center}
465
\only<1-2>{
466
  \begin{tabular}{|l|c|c|}
467
    \hline
468
    \multirow{2}{*}{\textbf{Devices}} & \textbf{Configuration} & \textbf{ISP PROM} \\
469
    & \textbf{Bits} & \textbf{Solution} \\
470
    \hline
471
    XC3S50A   & 437,312   & XCF01S \\
472
    \hline
473
    \textbf<2>{XC3S200A}  & \textbf<2>{1,196,128} & \textbf<2>{XCF02S} \\
474
    \hline
475
    XC3S400A  & 1,886,560 & XCF02S \\
476
    \hline
477
    XC3S700A  & 2,732,640 & XCF04S \\
478
    \hline
479
    XC3S1400A & 4,755,296 & XCF08P     \\
480
    \hline
481
  \end{tabular}
482
}
483
\end{center}
484
\end{frame}
485
 
486
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
487
\section{Placa PHR}
488
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
489
 
490
\begin{frame}
491
\frametitle{Placa PHR}
492
\begin{center}
493
\includegraphics[width=\textwidth]{phr_text.png}
494
\end{center}
495
\end{frame}
496
 
497
\begin{frame}
498
\frametitle{Diagrama de bloques del Hardware}
499
%\transfade
500
\begin{center}
501
    \includegraphics<1>[width=0.9\textwidth]{block1.pdf}
502
    \includegraphics<2>[width=0.9\textwidth]{block2.pdf}
503
    \includegraphics<3>[width=0.9\textwidth]{block3.pdf}
504
\end{center}
505
\end{frame}
506
 
507
\subsection{Características} %%%%%%%%%%%%%%%%%%%%%%%%%%%
508
 
509
\begin{frame}
510
\frametitle{Características}
511
 
512
\begin{description}[Memoria PROM:]
513
 
514
\item [FPGA:] Xilinx Spartan-3A XC3S200A (VQG100)
515
\pause
516
\item [Memoria PROM:] Xilinx XCF02S
517
\pause
518
\item [Voltaje entrada:] 5V
519
\pause
520
\item [Relojes:] Un reloj fijo y tres seleccionables:
521
 
522
        \begin{enumerate}
523
        \item 50 MHz
524
        \item 16 MHz, 1 MHz, 500 kHz y 250 kHz
525
        \item 125 kHz, 62.5 kHz, 31.25 kHz, 15.625 kHz
526
        \item 3.9062 kHz, 1.9531 kHz, 976,56251 Hz
527
   \end{enumerate}
528
\pause
529
\item [GPIO:] 28 pines en total
530
\end{description}
531
 
532
\end{frame}
533
 
534
\begin{frame}
535
\frametitle{El chip FPGA (XC3S200A)}
536
\begin{description}[E/S pares diferenciales máximo:]
537
\item [Número de compuertas:] 200K
538
\item [Celdas lógicas equivalentes:] 4032
539
\item [CLBs:] 448
540
\item [Bits de RAM distribuida:] 28K
541
\item [Bits de Bloques de RAM:] 288K
542
\item [Multiplicadores dedicados:] 16
543
\item [DCMs:] 4
544
\item [Máximo número de E/S:] 248
545
\item [E/S pares diferenciales máximo:] 112
546
\end{description}
547
\end{frame}
548
 
549
 
550
\begin{frame}[b]
551
\frametitle{Periféricos}
552
\only<1-5>{
553
\begin{itemize}
554
\item \textbf<1>{8 LEDs}
555
\item \textbf<2>{8 llaves (\emph{DIP switch})}
556
\item \textbf<3>{4 pulsadores}
557
\item \textbf<4>{Display de 7 segmentos cuádruple}
558
\item \textbf<5>{Puerto serie}
559
\end{itemize}
560
}
561
 
562
%\vspace{3cm}
563
\begin{center}
564
\includegraphics<1>[width=1\textwidth]{phr_top_leds.png}
565
\includegraphics<2>[width=1\textwidth]{phr_top_switches.png}
566
\includegraphics<3>[width=1\textwidth]{phr_top_botones.png}
567
\includegraphics<4>[width=1\textwidth]{phr_top_display.png}
568
\includegraphics<5>[width=1\textwidth]{phr_top_nada.png}
569
\includegraphics<6>[width=1\textwidth]{phr_top.png}
570
\end{center}
571
 
572
\vspace{1ex}
573
 
574
\end{frame}
575
 
576
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
577
\section{Placa S3Power}
578
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
579
 
580
%
581
\begin{frame}
582
\frametitle{Placa S3Power}
583
\begin{center}
584
\includegraphics[width=0.8\textwidth]{s3power_small.png}
585
\end{center}
586
\end{frame}
587
 
588
%
589
\begin{frame}
590
\frametitle{Desarrollo del INTI}
591
\begin{center}
592
\includegraphics[width=0.6\textwidth]{s3power_inti.png}
593
 
594
Christian Huy y Diego Brengi
595
 
596
\emph{Instituto Nacional de Tecnología Industrial}
597
\end{center}
598
\end{frame}
599
 
600
\subsection{Requerimientos de alimentación de la FPGA} %%%%%%%%%%%%%%%%
601
 
602
%
603
\begin{frame}
604
\frametitle{Voltajes de alimentación}
605
\begin{center}
606
\begin{tabular}{|c|p{4.5cm}|p{3cm}|}
607
        \hline
608
        \textbf{Entrada} & \textbf{Alimienta a} & \textbf{Tensión nominal} \\  \hline
609
        \hline
610
   VCCINT  & Núcleo interno (CLBs, bloques de RAM)  & 1.2V    \\       \hline
611
   VCCAUX  & DCMs, drivers diferenciales, pines de configuración dedicados y la  interfaz JTAG    & 2.5V o 3.3V    \\  \hline
612
   VCCO0  & Banco de E/S número 0    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\       \hline
613
   VCCO1  & Banco de E/S número 1    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V   \\        \hline
614
   VCCO2  & Banco de E/S número 2    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\       \hline
615
   VCCO3  & Banco de E/S número 3    & 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V    \\       \hline
616
\end{tabular}
617
\end{center}
618
\end{frame}
619
 
620
%
621
\begin{frame}
622
\frametitle{Circuito POR}
623
El circuito \emph{Power On RESET} verifica:
624
\begin{itemize}
625
\item VCCINT
626
\item VCCAUX
627
\item VCCO2
628
\end{itemize}
629
\pause
630
Tiempos de encendido:
631
\begin{center}
632
\begin{tabular}{|c|l|c|c|}
633
        \hline
634
        \textbf{Símbolo} & \textbf{Rampa de} & \textbf{Min} & \textbf{Max} \\  \hline
635
        \hline
636
   VCCINTR & VCCINT  & 0.2 ms & 100 ms   \\     \hline
637
        VCCAUXR & VCCAUX  & 0.2 ms & 100 ms   \\        \hline
638
        VCCO2R  & VCCO del Banco 2  & 0.2 ms & 100 ms   \\      \hline
639
\end{tabular}
640
\end{center}
641
\end{frame}
642
 
643
 
644
\subsection{S3Power} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
645
 
646
\begin{frame}
647
\frametitle{Voltajes elegidos}
648
\begin{itemize}
649
\item 1.2V y 2.5A para la lógica interna.
650
\item 3.3V y 2.5A para los bancos de pines.
651
\item 2.5V y 200mA para el módulo de comunicación JTAG.
652
\end{itemize}
653
\end{frame}
654
 
655
\begin{frame}
656
\frametitle{El chip TPS75003}
657
\begin{itemize}
658
\item<1-> Posee tres reguladores de tensión: Dos tipo Buck de 3A y eficiencia del 95\% y otro regulador lineal de 300 mA.
659
\item<2-> Voltaje de entrada de entre 2.2V y 6.5 V.
660
\item<3-> Arranque suave e independiente para cada regulador.
661
\item<4-> Tensiones ajustables de 1.2 V a 6.5 V para los convertidores Buck y de 1.0 V a 6.5 V para el convertidor lineal.
662
\end{itemize}
663
\end{frame}
664
 
665
\begin{frame}
666
\frametitle{Arranque}
667
\begin{center}
668
\includegraphics[width=0.9\textwidth]{arranque.pdf}
669
\end{center}
670
\end{frame}
671
 
672
 
673
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
674
\section{Placa OOCDLink}
675
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
676
 
677
\begin{frame}
678
\frametitle{Placa OOCDLink}
679
\begin{center}
680
\includegraphics[width=0.8\textwidth]{oocdlink_small.png}
681
\end{center}
682
\end{frame}
683
 
684
\subsection{FTDI chip} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
685
 
686
\begin{frame}
687
\frametitle{El chip FT2232D}
688
\begin{itemize}
689
\item <1->Cumple con USB 2.0 Full Speed (12 Mbits/sec)
690
\item <2->Tiene una tasa de transferencia de entre 300 y 3 MBaud
691
\item <3->Forma dos canales de comunicación
692
\item <4->Desde el SO, la interfaz puede verse como un \emph{puerto serie virtual}
693
\item <5->Existen librerías para implementar JTAG, I2C y SPI
694
\end{itemize}
695
\end{frame}
696
 
697
\begin{frame}
698
\frametitle{El chip FT2232D}
699
\begin{center}
700
\includegraphics[width=1\textwidth]{FTblock.pdf}
701
\end{center}
702
\end{frame}
703
 
704
 
705
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
706
\section{Configuración de la FPGA}
707
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
708
 
709
\begin{frame}
710
\frametitle{Modos de configuración (familia Spartan-3A)}
711
\begin{itemize}
712
\item \textbf<2>{\textsl{Master Serial} desde una memoria PROM Flash de Xilinx}
713
\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria Flash SPI
714
\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash
715
\item \textsl{Slave Serial}, típicamente cargada desde un procesador
716
\item \textsl{Slave Parallel}, típicamente cargada desde un procesador
717
\item \textbf<2>{\textsl{Boundary Scan} (JTAG), típicamente cargada desde un procesador}
718
\end{itemize}
719
\end{frame}
720
 
721
 
722
\begin{frame}
723
\frametitle{Selección de los modos de configuración}
724
\includegraphics[width=1\textwidth]{config_modes.pdf}
725
\end{frame}
726
 
727
\begin{frame}
728
\frametitle{Circuito de configuración}
729
\includegraphics[width=1\textwidth]{conf_mod_sche.pdf}
730
\end{frame}
731
 
732
 
733
\subsection{Software} %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
734
 
735
\begin{frame}
736
\frametitle{xc3sprog}
737
\begin{center}
738
\includegraphics[width=1\textwidth]{xc3sprog.pdf}
739
\end{center}
740
\end{frame}
741
 
742
\begin{frame}
743
\frametitle{xc3sprog}
744
\begin{center}
745
\includegraphics[width=0.8\textwidth]{front-end.pdf}
746
\end{center}
747
\end{frame}
748
 
749
\begin{frame}
750
\frametitle{PHR GUI}
751
\begin{center}
752
\includegraphics[width=0.8\textwidth]{phr-gui.png}
753
\end{center}
754
\end{frame}
755
 
756
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
757
\section{Conclusiones}
758
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
759
 
760
\begin{frame}
761
\frametitle{Conclusiones}
762
\begin{center}
763
 
764
  \begin{block}{Proceso de fabricación}
765
    El desarrollo del proyecto PHR ha requerido pasar por todas las etapas del proceso de producción de sistemas electrónicos
766
  \end{block}
767
  \vfill
768
  \includegraphics[width=\textwidth]{compra-pcb}
769
 
770
\end{center}
771
\end{frame}
772
 
773
\begin{frame}
774
\frametitle{Conclusiones}
775
\begin{center}
776
  \begin{block}{Desarrollos reutilizables}
777
    Se consideró disponer de la etapa de alimentación y la interfaz JTAG en forma independientes a la placa principal PHR. Ambas placas pueden ser reutilizadas en otros proyectos por parte de los estudiantes que tengan acceso al proyecto PHR
778
  \end{block}
779
  \vfill
780
  \includegraphics[width=0.8\textwidth]{placas-separadas}
781
\end{center}
782
\end{frame}
783
 
784
\begin{frame}
785
\frametitle{Conclusiones}
786
\begin{center}
787
 
788
  \begin{block}{Hardware de Especificaciones Abiertas}
789
  El proyecto se realizó en su totalidad con herramientas de software libre/abiertas. Por cada etapa del desarrollo se buscó alternativas libres que cubrieran los requerimientos del caso. Se tenía referencias sobre proyectos de las mismas envergadura pero la plataforma PHR requería nuevas tecnologías a implementar que han sido resueltas con herramientas desarrolladas por la comunidad de software/ hardware libre/abierto.
790
  \end{block}
791
 
792
  \vfill
793
  \includegraphics[width=0.8\textwidth]{kicadenplaca}
794
 
795
\end{center}
796
\end{frame}
797
 
798
\begin{frame}
799
\frametitle{Conclusiones}
800
\begin{center}
801
 
802
  \begin{block}{Transferencia del desarrollo}
803
    La transferencia del desarrollo se encuentran en ejecución. Se
804
    realizan tareas conjuntas con la formación del personal a cargo
805
    del Laboratorio donde se instalarán las plataformas. En principio
806
    se tiene una plataforma funcional e instalada sin problema alguno.
807
  \end{block}
808
 
809
  \vfill
810
  \includegraphics[width=\textwidth]{placalogoutn}
811
 
812
\end{center}
813
\end{frame}
814
 
815
\begin{frame}
816
  \frametitle{Conclusiones}
817
  \begin{center}
818
    \includegraphics[width=\textwidth]{phr-foto}
819
  \end{center}
820
\end{frame}
821
 
822
\appendix
823
 
824
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
825
\section*{Terminando}
826
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
827
 
828
\subsection{Comunidad} %%%%%%%%%%%%%%%%
829
 
830
\begin{frame}
831
\frametitle{Comunidad de hardware abierto}
832
\begin{center}
833
\includegraphics[width=0.6\textwidth]{oc.jpg}
834
\end{center}
835
\end{frame}
836
 
837
% \begin{frame}
838
% \frametitle{Otros proyectos Open Hardware}
839
% \begin{itemize}
840
% \item <1-2>OpenRISC
841
% \item <2-2>LEON
842
% \item <3>Arduino
843
% \item <4>CUBEBUG-1
844
% \end{itemize}
845
% \begin{center}
846
% \includegraphics<3>[width=1\textwidth]{ohwp_arduino.jpg}
847
% \includegraphics<4>[width=1\textwidth]{ohwp_cubeBug1.jpg}
848
% \end{center}
849
% \end{frame}
850
 
851
\begin{frame}
852
  \frametitle{Otros proyectos Open Hardware - OpenRISC}
853
  \begin{center}
854
    \begin{block}{OpenRISC}
855
      El objetivo del proyecto es crear un procesador abierto de código abierto y libre
856
    \end{block}
857
 
858
    \begin{block}{El proyecto proporciona ...}
859
      \begin{itemize}
860
      \item un arquitectura abierta RISC con funciones de DSP
861
      \item un conjunto de implementaciones de código abierto sobre una arquitectura RISC
862
      \item un completo de herramientas de desarrollo (SW) de código abierto. Además de librerías, OS y aplicaciones
863
      \end{itemize}
864
 
865
    \end{block}
866
 
867
  \end{center}
868
\end{frame}
869
 
870
\begin{frame}
871
  \frametitle{Otros proyectos Open Hardware - Arduino}
872
  \begin{center}
873
    \begin{block}{}
874
      Arduino es una plataforma de hardware libre, basada en una placa con un microcontrolador y un entorno de desarrollo, diseñada para facilitar el uso de la electrónica en proyectos multidisciplinares.
875
    \end{block}
876
    \vfill
877
    \includegraphics[width=\textwidth]{ohwp_arduino.jpg}
878
 
879
  \end{center}
880
\end{frame}
881
 
882
 
883
\begin{frame}
884
  \frametitle{Otros proyectos Open Hardware - CUBEBUG-1}
885
  \begin{center}
886
    \begin{block}{}
887
      Desarrollo de tecnología para un nuevo diseño de la plataforma CubeSat. Se publica el diseño hardware y software como Open Source y Open Hardware para su uso en proyectos de aficionados, proyectos universitarios y laboratorios de investigación.
888
    \end{block}
889
    \vfill
890
    \includegraphics[width=0.85\textwidth]{ohwp_cubeBug1}
891
 
892
  \end{center}
893
\end{frame}
894
 
895
\subsection{Sitio web del proyecto} %%%%%%%%%%%%%%%%
896
 
897
\begin{frame}
898
\begin{center}
899
\includegraphics[width=1\textwidth]{opencores.png}
900
\end{center}
901
\end{frame}
902
 
903
\subsection{Fin} %%%%%%%%%%%%%%%%
904
 
905
\begin{frame}
906
\frametitle{¿Preguntas?}
907
\begin{center}
908
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