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[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [io/] [ip/] [io_vga/] [rtl/] [xml/] [io_vga_def.xml] - Blame information for rev 135

Details | Compare with Previous | View Log





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http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
opencores.org
io
io_vga
def
 
 

 
 
 
 
 
 
 
 
 
 slave_clk
 
  
      
  
    
      
        clk
        clk
      
    
        
      
  
 
 
 
 
 
 slave_reset
 
  
      
  
    
      
        reset
        reset
      
    
        
      
  
 
 
 
 
mb
   
  
      
   
   
        
         rdata
         
         rdata
           wire
           70
         
       
 
        
         addr
         
         addr
           30
         
       
 
        
         wdata
         
         wdata
           70
         
       
 
 
        
         rd
         
         rd
         
       
 
        
         wr
         
         wr
         
       
 
        
         cs
         
         cs
         
       
 
      
 
        
      
   little
   8
     
  
 
 

 
 
 
 

 
 
 
 
 
 
 
 

  gen_registers
  102.1
  :*common:*
  none
  tools/regtool/gen_registers
    
    
      bus_intf
      mb
    
    
      dest_dir
      ../verilog
    
  

 

  gen_verilog
  104.0
  none
  :*common:*
  tools/verilog/gen_verilog
  
    
      destination
      io_vga_def
    
  

 
 
 

 
 
 
  
 
    
      fs-common
 
      
        
        ../verilog/top.body
        verilogSourcefragment
      
 
    
 
    
      fs-sim
 
      
        
        ../verilog/copyright.v
        verilogSourceinclude
      
 
 
      
        
        ../verilog/common/io_vga_def
        verilogSourcemodule
      
 
      
        mb
        ../verilog/io_vga_def_mb
        verilogSourcemodule
      
 
 
 
    
 
 
 
 
 
  
 
 
 
  
 
                
                        
                                Hierarchical
                                
                        
                
 
 
       
 
              
              Hierarchical
                   Hierarchical
 
              
 
 
              
              verilog
              
              
                                   ipxact:library="Testbench"
                                   ipxact:name="toolflow"
                                   ipxact:version="verilog"/>
              
              
 
 
 
 
 
              
              common:*common:*
 
              Verilog
              
                     
                            fs-common
                     
              
 
              
              sim:*Simulation:*
 
              Verilog
              
                     
                            fs-sim
                     
              
 
              
              syn:*Synthesis:*
 
              Verilog
              
                     
                            fs-sim
                     
              
 
 
 
              
              doc
              
              
                                   ipxact:library="Testbench"
                                   ipxact:name="toolflow"
                                   ipxact:version="documentation"/>
              
              :*Documentation:*
              Verilog
              
 
 
 
 
      
 
 

 

 

 
enable
wire
in

 
 
 
 
clk
wire
in

 
 
reset
wire
in

 
 
cs
wire
in

 
 
rd
wire
in

 
wr
wire
in

 
 
addr
wire
in
30

 
 
wdata
wire
in
70

 
 
rdata
wire
out
70

 
 
 
 

 

 
 
 
 
 
 
 


 mb
8

 mb
 0x00
 
  
  mb_microbus
  0x10
  8
 
 
 
   ascii_data
   0x0
   8
   write-only
  
 
 
   add_l
   0x2
   8
   write-only
  
 
 
   add_h
   0x4
   8
   write-only
  
 
 
 
   vadd_l
   0x2
   8
   read-only
  
 
 
   vadd_h
   0x4
   8
   read-only
  
 
 
 
   cntrl
   0x6
   8
   read-write
  
 
 
 
 
 
   char_color
   0x8
   8
   read-write
  
 
 
 
 
   back_color
   0xa
   8
   read-write
  
 
 
 
   cursor_color
   0xc
   8
   read-write
  
 
  
 
 

 

 
 
 


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Subversion Repositories socgen

[/] [socgen/] [trunk/] [Projects/] [opencores.org/] [io/] [ip/] [io_vga/] [rtl/] [xml/] [io_vga_def.xml] - Blame information for rev 135

Line No.	Rev	Author	Line
1	131	jt_eaton
2
30	135	jt_eaton
31			`xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"`
32	131	jt_eaton	`xmlns:socgen="http://opencores.org"`
33			`xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"`
34	135	jt_eaton	`xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014`
35			`http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">`
36	131	jt_eaton
37	135	jt_eaton	`opencores.org`
38			`io`
39			`io_vga`
40			`def`
41	131	jt_eaton
42
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44	131	jt_eaton
45
46
47
48
49
50
51	135	jt_eaton
52	131	jt_eaton
53	135	jt_eaton	`slave_clk`
54
55
56
57
58
59
60			`clk`
61			`clk`
62
63
64
65
66
67
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69
70
71	135	jt_eaton
72			`slave_reset`
73
74
75
76
77
78
79			`reset`
80			`reset`
81
82
83
84
85
86
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88
89
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91
92
93
94
95
96
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98
99			`rdata`
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102
103
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105	135	jt_eaton
106			`addr`
107
108			`addr`
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110
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114			`wdata`
115
116			`wdata`
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118
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121
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123			`rd`
124
125			`rd`
126
127
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130			`wr`
131
132			`wr`
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138
139			`cs`
140
141
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143	135	jt_eaton
144	131	jt_eaton
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146
147			`little`
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149
150
151	131	jt_eaton
152
153	135	jt_eaton
154	131	jt_eaton
155
156	133	jt_eaton
157	131	jt_eaton
158	135	jt_eaton
159	131	jt_eaton
160
161
162
163
164
165
166
167	135	jt_eaton
168			`gen_registers`
169			`102.1`
170			`:common:`
171			`none`
172			`tools/regtool/gen_registers`
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174
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177
178
179			`dest_dir`
180			`../verilog`
181
182
183
184	131	jt_eaton
185	135	jt_eaton
186			`gen_verilog`
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188			`none`
189			`:common:`
190			`tools/verilog/gen_verilog`
191
192
193			`destination`
194			`io_vga_def`
195
196
197
198	131	jt_eaton
199
200
201	135	jt_eaton
202	131	jt_eaton
203
204
205	135	jt_eaton
206	131	jt_eaton
207	135	jt_eaton
208			`fs-common`
209	131	jt_eaton
210	135	jt_eaton
211
212			`../verilog/top.body`
213			`verilogSourcefragment`
214
215	131	jt_eaton
216	135	jt_eaton
217	131	jt_eaton
218	135	jt_eaton
219			`fs-sim`
220	131	jt_eaton
221	135	jt_eaton
222
223			`../verilog/copyright.v`
224			`verilogSourceinclude`
225
226	131	jt_eaton
227
228	135	jt_eaton
229
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231			`verilogSourcemodule`
232
233	131	jt_eaton
234	135	jt_eaton
235			`mb`
236			`../verilog/io_vga_def_mb`
237			`verilogSourcemodule`
238
239	131	jt_eaton
240
241
242	135	jt_eaton
243	131	jt_eaton
244
245
246
247
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250
251	135	jt_eaton
252
253
254
255
256			`Hierarchical`
257
258
259
260
261
262
263
264
265			`Hierarchical`
266			`Hierarchical`
267
268
269
270
271
272			`verilog`
273
274
275			`ipxact:library="Testbench"`
276			`ipxact:name="toolflow"`
277			`ipxact:version="verilog"/>`
278
279
280
281
282
283
284
285
286			`common:common:`
287	131	jt_eaton
288	135	jt_eaton	`Verilog`
289
290
291			`fs-common`
292
293
294	131	jt_eaton
295	135	jt_eaton
296			`sim:Simulation:`
297	131	jt_eaton
298	135	jt_eaton	`Verilog`
299
300
301			`fs-sim`
302
303
304	131	jt_eaton
305	135	jt_eaton
306			`syn:Synthesis:`
307	131	jt_eaton
308	135	jt_eaton	`Verilog`
309
310
311			`fs-sim`
312
313
314	131	jt_eaton
315
316
317	135	jt_eaton
318			`doc`
319
320
321			`ipxact:library="Testbench"`
322			`ipxact:name="toolflow"`
323			`ipxact:version="documentation"/>`
324
325			`:Documentation:`
326			`Verilog`
327
328	131	jt_eaton
329
330
331
332	135	jt_eaton
333	131	jt_eaton
334
335	135	jt_eaton
336	131	jt_eaton
337	135	jt_eaton
338	131	jt_eaton
339	135	jt_eaton
340	131	jt_eaton
341	135	jt_eaton	`enable`
342			`wire`
343			`in`
344
345	131	jt_eaton
346
347
348	135	jt_eaton
349			`clk`
350			`wire`
351			`in`
352
353	131	jt_eaton
354
355	135	jt_eaton	`reset`
356			`wire`
357			`in`
358
359	131	jt_eaton
360
361	135	jt_eaton	`cs`
362			`wire`
363			`in`
364
365	131	jt_eaton
366
367	135	jt_eaton	`rd`
368			`wire`
369			`in`
370
371	131	jt_eaton
372	135	jt_eaton	`wr`
373			`wire`
374			`in`
375
376	131	jt_eaton
377
378	135	jt_eaton	`addr`
379			`wire`
380			`in`
381			`30`
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384	135	jt_eaton
385			`wdata`
386			`wire`
387			`in`
388			`70`
389
390
391
392			`rdata`
393			`wire`
394			`out`
395			`70`
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397
398
399
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401
402
403
404
405
406
407
408
409
410
411
412
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414			`8`
415
416			`mb`
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422			`8`
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424
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426			`ascii_data`
427			`0x0`
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429			`write-only`
430
431	131	jt_eaton
432	135	jt_eaton
433			`add_l`
434			`0x2`
435			`8`
436			`write-only`
437
438	131	jt_eaton
439	135	jt_eaton
440			`add_h`
441			`0x4`
442			`8`
443			`write-only`
444
445	131	jt_eaton
446
447	135	jt_eaton
448			`vadd_l`
449			`0x2`
450			`8`
451			`read-only`
452
453	131	jt_eaton
454	135	jt_eaton
455			`vadd_h`
456			`0x4`
457			`8`
458			`read-only`
459
460	131	jt_eaton
461
462	135	jt_eaton
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464			`0x6`
465			`8`
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467
468	131	jt_eaton
469
470
471
472	135	jt_eaton
473			`char_color`
474			`0x8`
475			`8`
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477
478	131	jt_eaton
479
480
481	135	jt_eaton
482			`back_color`
483			`0xa`
484			`8`
485			`read-write`
486
487	131	jt_eaton
488
489	135	jt_eaton
490			`cursor_color`
491			`0xc`
492			`8`
493			`read-write`
494
495	131	jt_eaton
496	135	jt_eaton
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