OpenCores
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  104.0
689
  none
690
  common
691
  ./tools/verilog/gen_verilog
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      destination
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731
 
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747
      
748
        
749
        ../verilog/copyright.v
750
        verilogSourceinclude
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752
 
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754
 
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        ../verilog/common/top.exp9
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        verilogSourcemodule
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779
 
780
 
781
              
782
              verilog
783
              
784
              
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786
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787
                                   spirit:version="verilog"/>
788
              
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797
 
798
              Verilog
799
              
800
                     
801
                            fs-common
802
                     
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804
 
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806
              sim:*Simulation:*
807
 
808
              Verilog
809
              
810
                     
811
                            fs-sim
812
                     
813
              
814
 
815
 
816
              
817
              syn:*Synthesis:*
818
 
819
              Verilog
820
              
821
                     
822
                            fs-syn
823
                     
824
              
825
 
826
 
827
              
828
              doc
829
              
830
              
831
                                   spirit:library="Testbench"
832
                                   spirit:name="toolflow"
833
                                   spirit:version="documentation"/>
834
              
835
              :*Documentation:*
836
              Verilog
837
              
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